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Quartus II 64-Bit Version 13.1.0 Build 162 10/23/2013 SJ Web Edition
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; Table of Contents ;
---------------------
1. Legal Notice
2. Fitter Summary
3. Fitter Settings
4. Parallel Compilation
5. I/O Assignment Warnings
6. Ignored Assignments
7. Incremental Compilation Preservation Summary
8. Incremental Compilation Partition Settings
9. Incremental Compilation Placement Preservation
10. Pin-Out File
11. Fitter Resource Usage Summary
12. Fitter Partition Statistics
13. Input Pins
14. Output Pins
15. Dual Purpose and Dedicated Pins
16. I/O Bank Usage
17. All Package Pins
18. Fitter Resource Utilization by Entity
19. Delay Chain Summary
20. Pad To Core Delay Chain Fanout
21. Control Signals
22. Global & Other Fast Signals
23. Non-Global High Fan-Out Signals
24. Routing Usage Summary
25. LAB Logic Elements
26. LAB-wide Signals
27. LAB Signals Sourced
28. LAB Signals Sourced Out
29. LAB Distinct Inputs
30. I/O Rules Summary
31. I/O Rules Details
32. I/O Rules Matrix
33. Fitter Device Options
34. Operating Settings and Conditions
35. Fitter Messages
36. Fitter Suppressed Messages
----------------
; Legal Notice ;
----------------
Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions
and other software and tools, and its AMPP partner logic
functions, and any output files from any of the foregoing
(including device programming or simulation files), and any
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to the terms and conditions of the Altera Program License
Subscription Agreement, Altera MegaCore Function License
Agreement, or other applicable license agreement, including,
without limitation, that your use is for the sole purpose of
programming logic devices manufactured by Altera and sold by
Altera or its authorized distributors. Please refer to the
applicable agreement for further details.
+---------------------------------------------------------------------------------+
; Fitter Summary ;
+------------------------------------+--------------------------------------------+
; Fitter Status ; Successful - Tue Apr 26 23:01:22 2022 ;
; Quartus II 64-Bit Version ; 13.1.0 Build 162 10/23/2013 SJ Web Edition ;
; Revision Name ; FPGAaudio ;
; Top-level Entity Name ; FPGAaudio ;
; Family ; Cyclone IV E ;
; Device ; EP4CE115F29C7 ;
; Timing Models ; Final ;
; Total logic elements ; 116 / 114,480 ( < 1 % ) ;
; Total combinational functions ; 114 / 114,480 ( < 1 % ) ;
; Dedicated logic registers ; 75 / 114,480 ( < 1 % ) ;
; Total registers ; 75 ;
; Total pins ; 9 / 529 ( 2 % ) ;
; Total virtual pins ; 0 ;
; Total memory bits ; 0 / 3,981,312 ( 0 % ) ;
; Embedded Multiplier 9-bit elements ; 0 / 532 ( 0 % ) ;
; Total PLLs ; 0 / 4 ( 0 % ) ;
+------------------------------------+--------------------------------------------+
+------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fitter Settings ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Option ; Setting ; Default Value ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
; Device ; EP4CE115F29C7 ; ;
; Nominal Core Supply Voltage ; 1.2V ; ;
; Minimum Core Junction Temperature ; 0 ; ;
; Maximum Core Junction Temperature ; 85 ; ;
; Fit Attempts to Skip ; 0 ; 0.0 ;
; Use smart compilation ; Off ; Off ;
; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ;
; Enable compact report table ; Off ; Off ;
; Auto Merge PLLs ; On ; On ;
; Router Timing Optimization Level ; Normal ; Normal ;
; Perform Clocking Topology Analysis During Routing ; Off ; Off ;
; Placement Effort Multiplier ; 1.0 ; 1.0 ;
; Router Effort Multiplier ; 1.0 ; 1.0 ;
; Optimize Hold Timing ; All Paths ; All Paths ;
; Optimize Multi-Corner Timing ; On ; On ;
; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ;
; SSN Optimization ; Off ; Off ;
; Optimize Timing ; Normal compilation ; Normal compilation ;
; Optimize Timing for ECOs ; Off ; Off ;
; Regenerate full fit report during ECO compiles ; Off ; Off ;
; Optimize IOC Register Placement for Timing ; Normal ; Normal ;
; Limit to One Fitting Attempt ; Off ; Off ;
; Final Placement Optimizations ; Automatically ; Automatically ;
; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ;
; Fitter Initial Placement Seed ; 1 ; 1 ;
; PCI I/O ; Off ; Off ;
; Weak Pull-Up Resistor ; Off ; Off ;
; Enable Bus-Hold Circuitry ; Off ; Off ;
; Auto Packed Registers ; Auto ; Auto ;
; Auto Delay Chains ; On ; On ;
; Auto Delay Chains for High Fanout Input Pins ; Off ; Off ;
; Allow Single-ended Buffer for Differential-XSTL Input ; Off ; Off ;
; Treat Bidirectional Pin as Output Pin ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ;
; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ;
; Perform Register Duplication for Performance ; Off ; Off ;
; Perform Logic to Memory Mapping for Fitting ; Off ; Off ;
; Perform Register Retiming for Performance ; Off ; Off ;
; Perform Asynchronous Signal Pipelining ; Off ; Off ;
; Fitter Effort ; Auto Fit ; Auto Fit ;
; Physical Synthesis Effort Level ; Normal ; Normal ;
; Logic Cell Insertion - Logic Duplication ; Auto ; Auto ;
; Auto Register Duplication ; Auto ; Auto ;
; Auto Global Clock ; On ; On ;
; Auto Global Register Control Signals ; On ; On ;
; Reserve all unused pins ; As input tri-stated with weak pull-up ; As input tri-stated with weak pull-up ;
; Synchronizer Identification ; Off ; Off ;
; Enable Beneficial Skew Optimization ; On ; On ;
; Optimize Design for Metastability ; On ; On ;
; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ;
; Enable input tri-state on active configuration pins in user mode ; Off ; Off ;
+----------------------------------------------------------------------------+---------------------------------------+---------------------------------------+
+------------------------------------------+
; Parallel Compilation ;
+----------------------------+-------------+
; Processors ; Number ;
+----------------------------+-------------+
; Number detected on machine ; 4 ;
; Maximum allowed ; 2 ;
; ; ;
; Average used ; 1.25 ;
; Maximum used ; 2 ;
; ; ;
; Usage by Processor ; % Time Used ;
; Processor 1 ; 100.0% ;
; Processor 2 ; 25.0% ;
; Processors 3-4 ; 0.0% ;
+----------------------------+-------------+
+-----------------------------------+
; I/O Assignment Warnings ;
+----------+------------------------+
; Pin Name ; Reason ;
+----------+------------------------+
; GPIO[3] ; Missing drive strength ;
; GPIO[2] ; Missing drive strength ;
; GPIO[1] ; Missing drive strength ;
; GPIO[0] ; Missing drive strength ;
+----------+------------------------+
+--------------------------------------------------------------------------------------------------+
; Ignored Assignments ;
+--------------+----------------+--------------+------------------+---------------+----------------+
; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ;
+--------------+----------------+--------------+------------------+---------------+----------------+
; Location ; ; ; AUD_ADCDAT ; PIN_D2 ; QSF Assignment ;
; Location ; ; ; AUD_ADCLRCK ; PIN_C2 ; QSF Assignment ;
; Location ; ; ; AUD_BCLK ; PIN_F2 ; QSF Assignment ;
; Location ; ; ; AUD_DACDAT ; PIN_D1 ; QSF Assignment ;
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