看到了关于sakura-pi的信息

[mo-rige]

我看到了您在Armbian上面提交的关于sakura-pi的信息，我最近也在使用RK3308B-S这颗CPU尝试制作核心板
请问可以得到帮助 or 建立联系嘛~

[TheSnowfield]

当然。有什么问题欢迎在下方留言。我们会尽可能提供一些力所能及的帮助 :)
我们尚未正式发布开发板就获得了你的关注，非常感激你如此热情。说实话这让我们感到很意外。

[mo-rige]

是的 因为我也在尝试绘制这个核心的核心板 很好奇你们使用了多少层的pcb这样，我现在已经上了8层 感受到了来自内存的恶意，第一次画内存的小白hhh

[mo-rige]

我可以获得一个Dev版本的板卡嘛

[TheSnowfield]

是的 因为我也在尝试绘制这个核心的核心板 很好奇你们使用了多少层的pcb这样，我现在已经上了8层 感受到了来自内存的恶意，第一次画内存的小白hhh

我们使用了6层板工艺，用的华秋免费阻抗层压。

在进行高速线路绘制之前，我们需要计算阻抗。你应该知道嘉立创有一个免费阻抗计算工具，按你所使用的层压结构计算阻抗。一般来说以 单端50R 和 差分100R 来进行。实际上并不需要太准确，如果遇到所需阻抗值需要极端的工艺(如线径<3mil 这种情况)，则可以适当放宽要求: 如 单端55R， 差分90R，但不建议超过10%为佳。

一般DDR3由 地址线(AD)、主参考时钟(CLK)、数据(DQ/DQS)、控制线(BA/WE/CAS/RAS/ODT/ZQ等等) 这些线组成。
在正式layout之前，观察有SoC上提供了多少个DQS，参考SoC手册按DQS进行分组。一般为: QDS + 8位DQ。一般使用16bit DDR3 芯片时具有两组DQS。

在所有线都拉通之后，需要对它们进行等长。DQ与DQS等长不超过+-50mil，DQS与CLK之间等长不超过+-200mil，多个DQS之间等长不超过+-100mil。 每个SoC的等长要求都不一样，这个与它们内部的DRAM控制器的设计有关。具体实施办法请参阅SoC手册的DDR3布线规则，如果没有则尽可能全等长控制在50mil以下，这是比较极端的做法。

最后非常抱歉，板子目前处于开发阶段，我们暂不方便提供板卡。
不过我这边有全开源的Allwinner H3核心板，如果你想学习高速线路的layout，你可以参考它的布局。它采用的经典的T型走线方法，拉通了两个DDR3。它是经过验证并且可用的。

请移步 https://github.com/KonataDev/LuckyStar-H3/tree/main/hardware/Boards/CoreBoard

[mo-rige]

Wow十分感谢, 我目前使用了8层板工艺 华秋免费阻抗层压 目前DDR已几乎全部完成, 目前正在处理EMMC和电源管理部分,目前我在试图将它控制在32.5mm * 26mm(or 24mm)范围内，具备EMMC(or SD NAND) DDR3 Core 及PMIC