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docs/module/synthesis_and_assignments.md

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 编写Verilog有两条众所周知的准则：
 
-+ 在组合逻辑块中使用非阻塞赋值；
-+ 在时序逻辑块中使用阻塞赋值。
++ 在组合逻辑块中使用阻塞赋值；
++ 在时序逻辑块中使用非阻塞赋值。
 
 虽然不按照上述方法编写Verilog依然可以生成 **正确的** 电路，但 **可能** 会导致仿真与综合结果 **不一致** 。