From 4c56a800e10d688d339c1b855e0fd31d10095f2a Mon Sep 17 00:00:00 2001 From: chungshien-chai Date: Mon, 28 Oct 2024 16:53:48 -0700 Subject: [PATCH 1/3] Support bitstream setting for SOC clock --- .../ModelConfig_BITSTREAM_SETTING_XML.cpp | 42 +- ...ModelConfig_BITSTREAM_SETTING_XML_test.cpp | 6 +- tests/unittest/ModelConfig/Pin_Table.csv | 5588 +++++++++++++++-- tests/unittest/ModelConfig/design_edit.sdc | 435 +- .../ModelConfig/golden/bitstream_setting.xml | 37 +- .../ModelConfig/golden/model_config.ppdb.json | 618 +- .../model_config_io_bitstream.backdoor.txt | 32 +- .../model_config_io_bitstream.detail.bit | 408 +- .../golden/positive_io_routing.json | 104 +- .../model_config_netlist.ppdb.json | 929 ++- 10 files changed, 7057 insertions(+), 1142 deletions(-) diff --git a/src/Configuration/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML.cpp b/src/Configuration/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML.cpp index bc68ed30a..d8263846c 100644 --- a/src/Configuration/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML.cpp +++ b/src/Configuration/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML.cpp @@ -28,8 +28,9 @@ namespace FOEDAG { struct PIN_TABLE_INFO { PIN_TABLE_INFO() {} - PIN_TABLE_INFO(uint32_t i) : fabric_clk_index(i) {} + PIN_TABLE_INFO(uint32_t i, bool s) : fabric_clk_index(i), is_soc(s) {} uint32_t fabric_clk_index = 0; + bool is_soc = false; uint32_t x = 0; uint32_t y = 0; std::string type = ""; @@ -61,7 +62,14 @@ void ModelConfig_BITSREAM_SETTINGS_XML::gen( CFG_ASSERT(words[0] == "set_core_clk"); CFG_ASSERT(location_map.find(words[1]) == location_map.end()); uint32_t index = (uint32_t)(CFG_convert_string_to_u64(words[2])); - location_map[words[1]] = PIN_TABLE_INFO(index); + location_map[words[1]] = PIN_TABLE_INFO(index, false); + } else if (line.size() > 0 && line.find("set_soc_clk") == 0) { + std::vector words = CFG_split_string(line, " ", 0, false); + CFG_ASSERT(words.size() == 3); + CFG_ASSERT(words[0] == "set_soc_clk"); + CFG_ASSERT(location_map.find(words[1]) == location_map.end()); + uint32_t index = (uint32_t)(CFG_convert_string_to_u64(words[2])); + location_map[words[1]] = PIN_TABLE_INFO(index, true); } } design.close(); @@ -71,12 +79,16 @@ void ModelConfig_BITSREAM_SETTINGS_XML::gen( while (std::getline(pin, line)) { CFG_get_rid_trailing_whitespace(line); std::vector words = CFG_split_string(line, ","); - if (words.size() >= 11 && words[2].size() > 0) { - auto iter = location_map.find(words[2]); - if (iter != location_map.end()) { - iter->second.x = (uint32_t)(CFG_convert_string_to_u64(words[9])); - iter->second.y = (uint32_t)(CFG_convert_string_to_u64(words[10])); - } + std::map::iterator iter; + if (words.size() >= 14 && + ((words[2].size() > 0 && + (iter = location_map.find(words[2])) != location_map.end() && + !iter->second.is_soc) || + (words[13].size() > 0 && + (iter = location_map.find(words[13])) != location_map.end() && + iter->second.is_soc))) { + iter->second.x = (uint32_t)(CFG_convert_string_to_u64(words[9])); + iter->second.y = (uint32_t)(CFG_convert_string_to_u64(words[10])); } } pin.close(); @@ -117,9 +129,10 @@ void ModelConfig_BITSREAM_SETTINGS_XML::gen( } if (iter.second.type.size()) { oxml << CFG_print( - " \n", - iter.first.c_str(), iter.second.fabric_clk_index, - iter.second.x, iter.second.y) + " \n", + iter.first.c_str(), iter.second.is_soc, + iter.second.fabric_clk_index, iter.second.x, iter.second.y) .c_str(); for (int i = 0; i < 4; i++) { oxml << CFG_print( @@ -132,10 +145,11 @@ void ModelConfig_BITSREAM_SETTINGS_XML::gen( } } else { oxml << CFG_print( - " \n", - iter.first.c_str(), iter.second.fabric_clk_index, - iter.second.x, iter.second.y) + iter.first.c_str(), iter.second.is_soc, + iter.second.fabric_clk_index, iter.second.x, iter.second.y) .c_str(); } } diff --git a/tests/unittest/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML_test.cpp b/tests/unittest/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML_test.cpp index 8155a7b49..4e02144c9 100644 --- a/tests/unittest/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML_test.cpp +++ b/tests/unittest/ModelConfig/ModelConfig_BITSTREAM_SETTING_XML_test.cpp @@ -33,9 +33,13 @@ class ModelConfig_BITSTREAM_SETTING_XML : public ::testing::Test { }; TEST_F(ModelConfig_BITSTREAM_SETTING_XML, gen_bitstream_setting_xml) { + // The device is 62x44 + // The size is 64x46 + // Make it 64x45 so that we cannot find some use case, and have negative + // coverage std::string current_dir = COMPILER_TCL_COMMON_GET_CURRENT_DIR(); std::string cmd = CFG_print( - "model_config gen_bitstream_setting_xml -is_unittest -device_size 24x6 " + "model_config gen_bitstream_setting_xml -is_unittest -device_size 64x45 " "-design %s/design_edit.sdc -pin %s/Pin_Table.csv " "%s/empty_bitstream_setting.xml bitstream_setting.xml", current_dir.c_str(), current_dir.c_str(), current_dir.c_str()); diff --git a/tests/unittest/ModelConfig/Pin_Table.csv b/tests/unittest/ModelConfig/Pin_Table.csv index 9378a7a05..82a554f7d 100644 --- a/tests/unittest/ModelConfig/Pin_Table.csv +++ b/tests/unittest/ModelConfig/Pin_Table.csv @@ -1,4 +1,3411 @@ Group,Bump/Pin Name,Customer Name,Ball ID,Bump center_x,Bump center_y,Ball center_x,Ball center_y,IO_tile_pin,IO_tile_pin_x,IO_tile_pin_y,IO_tile_pin_z,EFPGA_PIN,Fullchip_NAME,MODE_GBOX_CC,MODE_BP_DIR_A_TX,MODE_BP_SDR_A_TX,MODE_BP_DDR_A_TX,MODE_RATE_3_A_TX,MODE_RATE_4_A_TX,MODE_RATE_5_A_TX,MODE_RATE_6_A_TX,MODE_RATE_7_A_TX,MODE_RATE_8_A_TX,MODE_RATE_9_A_TX,MODE_RATE_10_A_TX,MODE_BP_DIR_B_TX,MODE_BP_SDR_B_TX,MODE_BP_DDR_B_TX,MODE_RATE_3_B_TX,MODE_RATE_4_B_TX,MODE_RATE_5_B_TX,MODE_BP_DIR_A_RX,MODE_BP_SDR_A_RX,MODE_BP_DDR_A_RX,MODE_RATE_3_A_RX,MODE_RATE_4_A_RX,MODE_RATE_5_A_RX,MODE_RATE_6_A_RX,MODE_RATE_7_A_RX,MODE_RATE_8_A_RX,MODE_RATE_9_A_RX,MODE_RATE_10_A_RX,MODE_BP_DIR_B_RX,MODE_BP_SDR_B_RX,MODE_BP_DDR_B_RX,MODE_RATE_3_B_RX,MODE_RATE_4_B_RX,MODE_RATE_5_B_RX,MODE_MIPI,MODE_GPIO,MODE_UART0,MODE_UART1,MODE_I2C,MODE_SPI0,MODE_PWM,MODE_DDR,MODE_USB,MODE_ETH,Ref clock,BANK,ALT Function,Debug Mode,Scan Mode,Mbist Mode,Type,Direction,Voltage,Power Pad,Discription,Voltage2,Remark,Identifier,Customer Internal Name,Main Function,IS_FPGA_GPIO +System,RST_N,BOOT_RST_N,C13,5760,6193,18000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,Chip Reset,1.8V-3.3V,,RST_N,BOOT_RST_N,Chip Reset,N +System,XIN,BOOT_CLK,A14,5890,6193,19000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,Crystal Clock,1.8V-3.3V,,CLK,BOOT_CLK,Crystal Clock,N +System,TESTMODE,GND,D12,6020,6193,20000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,Testmode pin,1.8V-3.3V,,GND,GND,Testmode pin,N +System,Bootm0,BOOT_M_0,D15,6150,6193,21000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,Boot mode pin,1.8V-3.3V,,M,BOOT_M_0,Boot mode pin,N +System,Bootm1,BOOT_M_1,B16,6280,6193,22000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,Boot mode pin,1.8V-3.3V,,M,BOOT_M_1,Boot mode pin,N +System,Bootm2,BOOT_M_2,C16,5825,6080,23000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,Boot mode pin,,,M,BOOT_M_2,Boot mode pin,N +System,CLKSEL_0,BOOT_CLKSEL_0,B15,5955,6080,24000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,CLKSEL pin,,,CLKSEL,BOOT_CLKSEL_0,Clock select pin,N +System,CLKSEL_1,BOOT_CLKSEL_1,A15,6085,6080,25000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,CLKSEL pin,1.8V-3.3V,,CLKSEL,BOOT_CLKSEL_1,Clock select pin,N +JTAG,JTAG_TDI,BOOT_JTAG_TDI,C15,6215,6080,26000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,JTAG Data Input,1.8V-3.3V,,JTAG_TDI,BOOT_JTAG_TDI,JTAG Data Input,N +JTAG,JTAG_TDO,BOOT_JTAG_TDO,C14,6345,6080,27000,20000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Output,1.8/2.5/3.3V,N,JTAG Data Output,1.8V-3.3V,,JTAG_TDO,BOOT_JTAG_TDO,JTAG Data Output,N +JTAG,JTAG_TMS,BOOT_JTAG_TMS,D14,5760,5967,18000,21000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,JTAG TMS Bit,1.8V-3.3V,,JTAG_TMS,BOOT_JTAG_TMS,JTAG TMS Bit,N +JTAG,JTAG_TCK,BOOT_JTAG_TCK,D13,5890,5967,19000,21000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,JTAG Clock,1.8V-3.3V,,JTAG_TCK,BOOT_JTAG_TCK,JTAG Clock,N +JTAG,JTAG_TRSTN,BOOT_JTAG_TRSTN,B13,6020,5967,20000,21000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Input,1.8/2.5/3.3V,N,JTAG Reset,1.8V-3.3V,,JTAG_TRSTN,BOOT_JTAG_TRSTN,JTAG Reset,N +GPIO,GPIO_A_0,BOOT_CONFIG_DONE_GPIO_0,D11,6150,5967,21000,21000,FPGA_49_44_71,49,44,71,F2A_6648,fpga_pad_i[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,CONFIG_DONE,CONFIG_DONE,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO0,SOC_GPIO0_O,SoC GPIO[0],Y +GPIO,GPIO_A_1,BOOT_CONFIG_ERROR_GPIO_1,C11,6280,5967,22000,21000,FPGA_49_44_70,49,44,70,F2A_6649,fpga_pad_i[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,CONFIG_ERROR,CONFIG_ERROR,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO1,SOC_GPIO1_O,SoC GPIO[1],Y +GPIO,GPIO_A_2,BOOT_UART_TX_GPIO_2,B11,5825,5855,23000,21000,FPGA_49_44_69,49,44,69,F2A_6650,fpga_pad_i[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO2,SOC_GPIO2_O,SoC GPIO[2],Y +GPIO,GPIO_A_3,BOOT_UART_RX_GPIO_3,A11,5955,5855,24000,21000,FPGA_49_44_68,49,44,68,F2A_6651,fpga_pad_i[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO3,SOC_GPIO3_O,SoC GPIO[3],Y +GPIO,GPIO_A_4,BOOT_SPI_CS_GPIO_4,B10,6085,5855,25000,21000,FPGA_49_44_67,49,44,67,F2A_6652,fpga_pad_i[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_clk_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO4,SOC_GPIO4_O,SoC GPIO[4],Y +GPIO,GPIO_A_5,BOOT_SPI_MOSI_DQ0_GPIO_5,D9,6215,5855,26000,21000,FPGA_49_44_66,49,44,66,F2A_6653,fpga_pad_i[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_data_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO5,SOC_GPIO5_O,SoC GPIO[5],Y +GPIO,GPIO_A_6,BOOT_SPI_MISO_DQ1_GPIO_6,C10,6345,5855,27000,21000,FPGA_49_44_65,49,44,65,F2A_6654,fpga_pad_i[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_cmd_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO6_CONFIG_DONE,SOC_GPIO6_O,SoC GPIO[6],Y +GPIO,GPIO_A_7,BOOT_SPI_DQ2_GPIO_7,D10,5760,5742,18000,22000,FPGA_49_44_64,49,44,64,F2A_6655,fpga_pad_i[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_clk_i,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO7_CONFIG_ERROR,SOC_GPIO7_O,SoC GPIO[7],Y +GPIO,GPIO_A_8,BOOT_SPI_DQ3_GPIO_8,B9,6085,5404,25000,23000,FPGA_49_44_63,49,44,63,F2A_6656,fpga_pad_i[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_data_i,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,SPI_DQ2,SOC_GPIO16_O,SPI_DQ2,Y +GPIO,GPIO_A_9,BOOT_I2C_SDA_GPIO_9,C9,6215,5404,26000,23000,FPGA_49_44_62,49,44,62,F2A_6657,fpga_pad_i[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,Y,,,,,,sys_clk,,,dbg_fcb_icb_rst_n,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,SPI_DQ3,SOC_GPIO17_O,SPI_DQ3,Y +GPIO,GPIO_A_10,BOOT_PWM0_GPIO_10,C8,6345,5404,27000,23000,FPGA_49_44_61,49,44,61,F2A_6658,fpga_pad_i[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_0,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO11,SOC_GPIO18_O,SoC GPIO[11],Y +GPIO,GPIO_A_11,BOOT_PWM1_GPIO_11,A8,5760,5292,18000,24000,FPGA_49_44_60,49,44,60,F2A_6659,fpga_pad_i[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_1,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,I2C_SDA,SOC_GPIO19_O,I2C_SDA,Y +GPIO,GPIO_A_12,BOOT_PWM2_GPIO_12,A9,5890,5292,19000,24000,FPGA_49_44_59,49,44,59,F2A_6660,fpga_pad_i[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_2,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO12,SOC_GPIO20_O,SoC GPIO[12] (SW0),Y +GPIO,GPIO_A_13,BOOT_PWM3_GPIO_13,B7,6020,5292,20000,24000,FPGA_49_44_58,49,44,58,F2A_6661,fpga_pad_i[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_3,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO13,SOC_GPIO21_O,SoC GPIO[13] (SW1),Y +GPIO,GPIO_A_14,BOOT_UART_CTS_GPIO_14,D8,6150,5292,21000,24000,FPGA_49_44_57,49,44,57,F2A_6662,fpga_pad_i[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,UART0_CTS,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO14,SOC_GPIO22_O,SoC GPIO[14] (SW2),Y +GPIO,GPIO_A_15,BOOT_UART_RTS_GPIO_15,C7,6280,5292,22000,24000,FPGA_49_44_56,49,44,56,F2A_6663,fpga_pad_i[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,UART0_RTS,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO15,SOC_GPIO23_O,SoC GPIO[15] (SW3),Y +GPIO,GPIO_A_0,BOOT_CONFIG_DONE_GPIO_0,D11,6150,5967,21000,21000,FPGA_51_44_71,51,44,71,F2A_6792,fpga_pad_oen[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,CONFIG_DONE,CONFIG_DONE,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO0,SOC_GPIO0_O,SoC GPIO[0],Y +GPIO,GPIO_A_1,BOOT_CONFIG_ERROR_GPIO_1,C11,6280,5967,22000,21000,FPGA_51_44_70,51,44,70,F2A_6793,fpga_pad_oen[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,CONFIG_ERROR,CONFIG_ERROR,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO1,SOC_GPIO1_O,SoC GPIO[1],Y +GPIO,GPIO_A_2,BOOT_UART_TX_GPIO_2,B11,5825,5855,23000,21000,FPGA_51_44_69,51,44,69,F2A_6794,fpga_pad_oen[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO2,SOC_GPIO2_O,SoC GPIO[2],Y +GPIO,GPIO_A_3,BOOT_UART_RX_GPIO_3,A11,5955,5855,24000,21000,FPGA_51_44_68,51,44,68,F2A_6795,fpga_pad_oen[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO3,SOC_GPIO3_O,SoC GPIO[3],Y +GPIO,GPIO_A_4,BOOT_SPI_CS_GPIO_4,B10,6085,5855,25000,21000,FPGA_51_44_67,51,44,67,F2A_6796,fpga_pad_oen[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_clk_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO4,SOC_GPIO4_O,SoC GPIO[4],Y +GPIO,GPIO_A_5,BOOT_SPI_MOSI_DQ0_GPIO_5,D9,6215,5855,26000,21000,FPGA_51_44_66,51,44,66,F2A_6797,fpga_pad_oen[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_data_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO5,SOC_GPIO5_O,SoC GPIO[5],Y +GPIO,GPIO_A_6,BOOT_SPI_MISO_DQ1_GPIO_6,C10,6345,5855,27000,21000,FPGA_51_44_65,51,44,65,F2A_6798,fpga_pad_oen[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_cmd_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO6_CONFIG_DONE,SOC_GPIO6_O,SoC GPIO[6],Y +GPIO,GPIO_A_7,BOOT_SPI_DQ2_GPIO_7,D10,5760,5742,18000,22000,FPGA_51_44_64,51,44,64,F2A_6799,fpga_pad_oen[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_clk_i,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO7_CONFIG_ERROR,SOC_GPIO7_O,SoC GPIO[7],Y +GPIO,GPIO_A_8,BOOT_SPI_DQ3_GPIO_8,B9,6085,5404,25000,23000,FPGA_51_44_63,51,44,63,F2A_6800,fpga_pad_oen[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_data_i,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,SPI_DQ2,SOC_GPIO16_O,SPI_DQ2,Y +GPIO,GPIO_A_9,BOOT_I2C_SDA_GPIO_9,C9,6215,5404,26000,23000,FPGA_51_44_62,51,44,62,F2A_6801,fpga_pad_oen[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,Y,,,,,,sys_clk,,,dbg_fcb_icb_rst_n,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,SPI_DQ3,SOC_GPIO17_O,SPI_DQ3,Y +GPIO,GPIO_A_10,BOOT_PWM0_GPIO_10,C8,6345,5404,27000,23000,FPGA_51_44_61,51,44,61,F2A_6802,fpga_pad_oen[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_0,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO11,SOC_GPIO18_O,SoC GPIO[11],Y +GPIO,GPIO_A_11,BOOT_PWM1_GPIO_11,A8,5760,5292,18000,24000,FPGA_51_44_60,51,44,60,F2A_6803,fpga_pad_oen[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_1,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,I2C_SDA,SOC_GPIO19_O,I2C_SDA,Y +GPIO,GPIO_A_12,BOOT_PWM2_GPIO_12,A9,5890,5292,19000,24000,FPGA_51_44_59,51,44,59,F2A_6804,fpga_pad_oen[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_2,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO12,SOC_GPIO20_O,SoC GPIO[12] (SW0),Y +GPIO,GPIO_A_13,BOOT_PWM3_GPIO_13,B7,6020,5292,20000,24000,FPGA_51_44_58,51,44,58,F2A_6805,fpga_pad_oen[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_3,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO13,SOC_GPIO21_O,SoC GPIO[13] (SW1),Y +GPIO,GPIO_A_14,BOOT_UART_CTS_GPIO_14,D8,6150,5292,21000,24000,FPGA_51_44_57,51,44,57,F2A_6806,fpga_pad_oen[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,UART0_CTS,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO14,SOC_GPIO22_O,SoC GPIO[14] (SW2),Y +GPIO,GPIO_A_15,BOOT_UART_RTS_GPIO_15,C7,6280,5292,22000,24000,FPGA_51_44_56,51,44,56,F2A_6807,fpga_pad_oen[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,UART0_RTS,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO15,SOC_GPIO23_O,SoC GPIO[15] (SW3),Y +GPIO,GPIO_A_0,BOOT_CONFIG_DONE_GPIO_0,D11,6150,5967,21000,21000,FPGA_48_44_23,48,44,23,A2F_6552,fpga_pad_c[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,CONFIG_DONE,CONFIG_DONE,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO0,SOC_GPIO0_O,SoC GPIO[0],Y +GPIO,GPIO_A_1,BOOT_CONFIG_ERROR_GPIO_1,C11,6280,5967,22000,21000,FPGA_48_44_22,48,44,22,A2F_6553,fpga_pad_c[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,CONFIG_ERROR,CONFIG_ERROR,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO1,SOC_GPIO1_O,SoC GPIO[1],Y +GPIO,GPIO_A_2,BOOT_UART_TX_GPIO_2,B11,5825,5855,23000,21000,FPGA_48_44_21,48,44,21,A2F_6554,fpga_pad_c[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO2,SOC_GPIO2_O,SoC GPIO[2],Y +GPIO,GPIO_A_3,BOOT_UART_RX_GPIO_3,A11,5955,5855,24000,21000,FPGA_48_44_20,48,44,20,A2F_6555,fpga_pad_c[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,,,,sys_clk,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO3,SOC_GPIO3_O,SoC GPIO[3],Y +GPIO,GPIO_A_4,BOOT_SPI_CS_GPIO_4,B10,6085,5855,25000,21000,FPGA_48_44_19,48,44,19,A2F_6556,fpga_pad_c[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_clk_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO4,SOC_GPIO4_O,SoC GPIO[4],Y +GPIO,GPIO_A_5,BOOT_SPI_MOSI_DQ0_GPIO_5,D9,6215,5855,26000,21000,FPGA_48_44_18,48,44,18,A2F_6557,fpga_pad_c[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_data_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO5,SOC_GPIO5_O,SoC GPIO[5],Y +GPIO,GPIO_A_6,BOOT_SPI_MISO_DQ1_GPIO_6,C10,6345,5855,27000,21000,FPGA_48_44_17,48,44,17,A2F_6558,fpga_pad_c[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_cmd_o,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO6_CONFIG_DONE,SOC_GPIO6_O,SoC GPIO[6],Y +GPIO,GPIO_A_7,BOOT_SPI_DQ2_GPIO_7,D10,5760,5742,18000,22000,FPGA_48_44_16,48,44,16,A2F_6559,fpga_pad_c[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_clk_i,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO7_CONFIG_ERROR,SOC_GPIO7_O,SoC GPIO[7],Y +GPIO,GPIO_A_8,BOOT_SPI_DQ3_GPIO_8,B9,6085,5404,25000,23000,FPGA_48_44_15,48,44,15,A2F_6560,fpga_pad_c[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,Y,,,,,sys_clk,,,dbg_fcb_icb_data_i,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,SPI_DQ2,SOC_GPIO16_O,SPI_DQ2,Y +GPIO,GPIO_A_9,BOOT_I2C_SDA_GPIO_9,C9,6215,5404,26000,23000,FPGA_48_44_14,48,44,14,A2F_6561,fpga_pad_c[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,Y,,,,,,sys_clk,,,dbg_fcb_icb_rst_n,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,SPI_DQ3,SOC_GPIO17_O,SPI_DQ3,Y +GPIO,GPIO_A_10,BOOT_PWM0_GPIO_10,C8,6345,5404,27000,23000,FPGA_48_44_13,48,44,13,A2F_6562,fpga_pad_c[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_0,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO11,SOC_GPIO18_O,SoC GPIO[11],Y +GPIO,GPIO_A_11,BOOT_PWM1_GPIO_11,A8,5760,5292,18000,24000,FPGA_48_44_12,48,44,12,A2F_6563,fpga_pad_c[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_1,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,I2C_SDA,SOC_GPIO19_O,I2C_SDA,Y +GPIO,GPIO_A_12,BOOT_PWM2_GPIO_12,A9,5890,5292,19000,24000,FPGA_51_44_23,51,44,23,A2F_6768,fpga_pad_c[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_2,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO12,SOC_GPIO20_O,SoC GPIO[12] (SW0),Y +GPIO,GPIO_A_13,BOOT_PWM3_GPIO_13,B7,6020,5292,20000,24000,FPGA_51_44_22,51,44,22,A2F_6769,fpga_pad_c[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,Y,,,,sys_clk,,gpt_pwm_3,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO13,SOC_GPIO21_O,SoC GPIO[13] (SW1),Y +GPIO,GPIO_A_14,BOOT_UART_CTS_GPIO_14,D8,6150,5292,21000,24000,FPGA_51_44_21,51,44,21,A2F_6770,fpga_pad_c[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,UART0_CTS,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO14,SOC_GPIO22_O,SoC GPIO[14] (SW2),Y +GPIO,GPIO_A_15,BOOT_UART_RTS_GPIO_15,C7,6280,5292,22000,24000,FPGA_51_44_20,51,44,20,A2F_6771,fpga_pad_c[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,sys_clk,,UART0_RTS,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,General Purpose I/O,1.8V-3.3V,,GPIO15,SOC_GPIO23_O,SoC GPIO[15] (SW3),Y +I2C CLK,I2C_SCL,BOOT_I2C_SCL,B12,6345,4504,27000,27000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,,,,0,BOOT_I2C_SCL,,N +SPI CLK,SPI_SCLK,BOOT_SPI_SCLK,A12,5760,4504,17000,27000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,,,,0,BOOT_SPI_SCLK,,N +GPT,GPT_RTC,BOOT_GPT_RTC,C12,5890,4504,16000,27000,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,RS_HVIO_DIF_*,Inout,1.8/2.5/3.3V,N,GPT real time clock,,,0,BOOT_GPT_RTC,,N +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_72,36,44,72,F2CLK,clk_fpga_fabric_irq,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_71,36,44,71,F2A_5712,fpga_clk_irq_src[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_0_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_70,36,44,70,F2A_5713,fpga_clk_irq_src[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_1_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_69,36,44,69,F2A_5714,fpga_clk_irq_src[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_2_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_68,36,44,68,F2A_5715,fpga_clk_irq_src[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_3_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_67,36,44,67,F2A_5716,fpga_clk_irq_src[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_4_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_66,36,44,66,F2A_5717,fpga_clk_irq_src[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_5_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_65,36,44,65,F2A_5718,fpga_clk_irq_src[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_6_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_64,36,44,64,F2A_5719,fpga_clk_irq_src[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_7_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_63,36,44,63,F2A_5720,fpga_clk_irq_src[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_8_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_62,36,44,62,F2A_5721,fpga_clk_irq_src[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_9_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_61,36,44,61,F2A_5722,fpga_clk_irq_src[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_10_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_60,36,44,60,F2A_5723,fpga_clk_irq_src[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_11_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_59,36,44,59,F2A_5724,fpga_clk_irq_src[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_12_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_58,36,44,58,F2A_5725,fpga_clk_irq_src[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_13_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_57,36,44,57,F2A_5726,fpga_clk_irq_src[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_14_o,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_56,36,44,56,F2A_5727,fpga_clk_irq_src[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_15_o,, +TIMER_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_37_44_23,37,44,23,A2F_5760,fpga_clk_irq_set[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,timer_irq_i,, +USB_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_37_44_22,37,44,22,A2F_5761,fpga_clk_irq_set[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,usb_irq_i,, +ETH_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_37_44_21,37,44,21,A2F_5762,fpga_clk_irq_set[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,eth_irq_i,, +UART0_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_37_44_20,37,44,20,A2F_5763,fpga_clk_irq_set[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,uart0_irq_i,, +UART1_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_23,36,44,23,A2F_5688,fpga_clk_irq_set[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,uart1_irq_i,, +SPI_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_22,36,44,22,A2F_5689,fpga_clk_irq_set[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,spi_irq_i,, +I2C_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_21,36,44,21,A2F_5690,fpga_clk_irq_set[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,i2c_irq_i,, +GPIO_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_20,36,44,20,A2F_5691,fpga_clk_irq_set[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,gpio_irq_i,, +DMA_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_19,36,44,19,A2F_5692,fpga_clk_irq_set[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_irq_i,, +DDR_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_18,36,44,18,A2F_5693,fpga_clk_irq_set[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,ddr_irq_i,, +RSVD_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_17,36,44,17,A2F_5694,fpga_clk_irq_set[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,rsvd_0_irq_i,, +RSVD_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_16,36,44,16,A2F_5695,fpga_clk_irq_set[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,rsvd_1_irq_i,, +FPGA0_MB_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_15,36,44,15,A2F_5696,fpga_clk_irq_set[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,fpga0_mb_irq_i,, +FPGA1_MB_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_14,36,44,14,A2F_5697,fpga_clk_irq_set[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,fpga1_mb_irq_i,, +PUFCC_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_13,36,44,13,A2F_5698,fpga_clk_irq_set[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,pufcc_irq_i,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_12,36,44,12,A2F_5699,fpga_clk_irq_set[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,cpu_irq_i,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_36_44_55,36,44,55,F2A_5728,fpga_clk_dma_req[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_req_0_o,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_36_44_54,36,44,54,F2A_5729,fpga_clk_dma_req[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_req_1_o,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_36_44_53,36,44,53,F2A_5730,fpga_clk_dma_req[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_req_2_o,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_36_44_52,36,44,52,F2A_5731,fpga_clk_dma_req[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_req_4_o,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_37_44_72,37,44,72,F2CLK,clk_fpga_fabric_dma,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_37_44_19,37,44,19,A2F_5764,fpga_clk_dma_ack[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_ack_0_i,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_37_44_18,37,44,18,A2F_5765,fpga_clk_dma_ack[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_ack_1_i,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_37_44_17,37,44,17,A2F_5766,fpga_clk_dma_ack[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_ack_2_i,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_37_44_16,37,44,16,A2F_5767,fpga_clk_dma_ack[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_ack_4_i,, +CPU_IRQ,,VCC_HP_AUX,R11,,,,,FPGA_36_44_51,36,44,51,F2A_5732,rst_n_fpga_fabric_irq[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,irq_rst_n_o,, +DMA,,VCC_HP_AUX,R11,,,,,FPGA_36_44_50,36,44,50,F2A_5733,rst_n_fpga_fabric_dma[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,dma_rst_n_o,, +GPIO,,VCC_HP_AUX,R11,,,,,FPGA_51_44_54,51,44,54,F2A_6809,rst_n_fpga_fabric_gpio[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,gpio_rst_n_o,, +JTAG,,VCC_HP_AUX,R11,,,,,FPGA_51_44_19,51,44,19,A2F_6772,fpga_jtag_tdi[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,fpga_jtag_tdi,, +JTAG,,VCC_HP_AUX,R11,,,,,FPGA_51_44_55,51,44,55,F2A_6808,fpga_jtag_tdo[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,fpga_jtag_tdo,, +JTAG,,VCC_HP_AUX,R11,,,,,FPGA_51_44_18,51,44,18,A2F_6773,fpga_jtag_tms[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,fpga_jtag_tms,, +JTAG,,VCC_HP_AUX,R11,,,,,FPGA_51_44_17,51,44,17,A2F_6774,fpga_jtag_trstn[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,fpga_jtag_trstn,, +GPIO,,VCC_HP_AUX,R11,,,,,FPGA_50_44_72,50,44,72,F2CLK,clk_fpga_fabric_gpio,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_29_44_72,29,44,72,F2CLK,clk_fpga_ahb,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_29_44_7,29,44,7,A2F_5200,rst_n_fpga_ahb[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,hresetn_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_71,31,44,71,F2A_5352,fpga_hm_haddr[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_0_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_70,31,44,70,F2A_5353,fpga_hm_haddr[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_1_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_69,31,44,69,F2A_5354,fpga_hm_haddr[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_2_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_68,31,44,68,F2A_5355,fpga_hm_haddr[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_3_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_67,31,44,67,F2A_5356,fpga_hm_haddr[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_4_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_66,31,44,66,F2A_5357,fpga_hm_haddr[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_5_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_65,31,44,65,F2A_5358,fpga_hm_haddr[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_6_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_64,31,44,64,F2A_5359,fpga_hm_haddr[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_7_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_71,30,44,71,F2A_5280,fpga_hm_haddr[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_8_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_70,30,44,70,F2A_5281,fpga_hm_haddr[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_9_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_69,30,44,69,F2A_5282,fpga_hm_haddr[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_10_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_68,30,44,68,F2A_5283,fpga_hm_haddr[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_11_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_67,30,44,67,F2A_5284,fpga_hm_haddr[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_12_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_66,30,44,66,F2A_5285,fpga_hm_haddr[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_13_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_65,30,44,65,F2A_5286,fpga_hm_haddr[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_14_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_64,30,44,64,F2A_5287,fpga_hm_haddr[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_15_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_63,30,44,63,F2A_5288,fpga_hm_haddr[16],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_16_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_62,30,44,62,F2A_5289,fpga_hm_haddr[17],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_17_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_61,30,44,61,F2A_5290,fpga_hm_haddr[18],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_18_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_60,30,44,60,F2A_5291,fpga_hm_haddr[19],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_19_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_59,30,44,59,F2A_5292,fpga_hm_haddr[20],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_20_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_58,30,44,58,F2A_5293,fpga_hm_haddr[21],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_21_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_57,30,44,57,F2A_5294,fpga_hm_haddr[22],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_22_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_56,30,44,56,F2A_5295,fpga_hm_haddr[23],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_23_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_55,30,44,55,F2A_5296,fpga_hm_haddr[24],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_24_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_54,30,44,54,F2A_5297,fpga_hm_haddr[25],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_25_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_53,30,44,53,F2A_5298,fpga_hm_haddr[26],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_26_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_52,30,44,52,F2A_5299,fpga_hm_haddr[27],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_27_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_51,30,44,51,F2A_5300,fpga_hm_haddr[28],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_28_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_50,30,44,50,F2A_5301,fpga_hm_haddr[29],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_29_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_49,30,44,49,F2A_5302,fpga_hm_haddr[30],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_30_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_48,30,44,48,F2A_5303,fpga_hm_haddr[31],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_haddr_31_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_63,31,44,63,F2A_5360,fpga_hm_hburst[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hburst_)_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_62,31,44,62,F2A_5361,fpga_hm_hburst[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hburst_1_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_61,31,44,61,F2A_5362,fpga_hm_hburst[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hburst_2_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_59,31,44,59,F2A_5364,fpga_hm_hprot [0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hprot_0_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_58,31,44,58,F2A_5365,fpga_hm_hprot [1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hprot_1_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_57,31,44,57,F2A_5366,fpga_hm_hprot [2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hprot_2_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_56,31,44,56,F2A_5367,fpga_hm_hprot [3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hprot_3_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_23,31,44,23,A2F_5328,fpga_hm_hrdata[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_0_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_22,31,44,22,A2F_5329,fpga_hm_hrdata[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_1_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_21,31,44,21,A2F_5330,fpga_hm_hrdata[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_2_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_20,31,44,20,A2F_5331,fpga_hm_hrdata[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_3_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_19,31,44,19,A2F_5332,fpga_hm_hrdata[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_4_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_18,31,44,18,A2F_5333,fpga_hm_hrdata[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_5_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_17,31,44,17,A2F_5334,fpga_hm_hrdata[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_6_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_16,31,44,16,A2F_5335,fpga_hm_hrdata[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_7_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_15,31,44,15,A2F_5336,fpga_hm_hrdata[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_8_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_14,31,44,14,A2F_5337,fpga_hm_hrdata[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_9_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_13,31,44,13,A2F_5338,fpga_hm_hrdata[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_10_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_12,31,44,12,A2F_5339,fpga_hm_hrdata[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_11_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_11,31,44,11,A2F_5340,fpga_hm_hrdata[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_12_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_10,31,44,10,A2F_5341,fpga_hm_hrdata[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_13_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_9,31,44,9,A2F_5342,fpga_hm_hrdata[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_14_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_8,31,44,8,A2F_5343,fpga_hm_hrdata[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_15_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_22,30,44,22,A2F_5257,fpga_hm_hrdata[16],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_16_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_21,30,44,21,A2F_5258,fpga_hm_hrdata[17],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_17_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_20,30,44,20,A2F_5259,fpga_hm_hrdata[18],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_18_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_19,30,44,19,A2F_5260,fpga_hm_hrdata[19],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_19_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_18,30,44,18,A2F_5261,fpga_hm_hrdata[20],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_20_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_17,30,44,17,A2F_5262,fpga_hm_hrdata[21],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_21_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_16,30,44,16,A2F_5263,fpga_hm_hrdata[22],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_22_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_15,30,44,15,A2F_5264,fpga_hm_hrdata[23],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_23_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_14,30,44,14,A2F_5265,fpga_hm_hrdata[24],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_24_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_13,30,44,13,A2F_5266,fpga_hm_hrdata[25],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_25_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_12,30,44,12,A2F_5267,fpga_hm_hrdata[26],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_26_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_11,30,44,11,A2F_5268,fpga_hm_hrdata[27],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_27_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_10,30,44,10,A2F_5269,fpga_hm_hrdata[28],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_28_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_9,30,44,9,A2F_5270,fpga_hm_hrdata[29],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_29_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_8,30,44,8,A2F_5271,fpga_hm_hrdata[30],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_30_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_7,30,44,7,A2F_5272,fpga_hm_hrdata[31],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hrdata_31_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_30_44_23,30,44,23,A2F_5256,fpga_hm_hready[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hready_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_7,31,44,7,A2F_5344,fpga_hm_hresp[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hresp_i,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_54,31,44,54,F2A_5369,fpga_hm_hsize[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hsize_0_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_53,31,44,53,F2A_5370,fpga_hm_hsize[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hsize_1_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_52,31,44,52,F2A_5371,fpga_hm_hsize[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hsize_2_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_51,31,44,51,F2A_5372,fpga_hm_htrans[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_htrans_0_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_31_44_50,31,44,50,F2A_5373,fpga_hm_htrans[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_htrans_1_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_71,33,44,71,F2A_5424,fpga_hm_hwdata[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_0_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_70,33,44,70,F2A_5425,fpga_hm_hwdata[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_1_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_69,33,44,69,F2A_5426,fpga_hm_hwdata[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_2_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_68,33,44,68,F2A_5427,fpga_hm_hwdata[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_3_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_67,33,44,67,F2A_5428,fpga_hm_hwdata[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_4_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_66,33,44,66,F2A_5429,fpga_hm_hwdata[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_5_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_65,33,44,65,F2A_5430,fpga_hm_hwdata[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_6_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_64,33,44,64,F2A_5431,fpga_hm_hwdata[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_7_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_63,33,44,63,F2A_5432,fpga_hm_hwdata[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_8_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_62,33,44,62,F2A_5433,fpga_hm_hwdata[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_9_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_61,33,44,61,F2A_5434,fpga_hm_hwdata[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_10_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_60,33,44,60,F2A_5435,fpga_hm_hwdata[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_11_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_67,32,44,67,F2A_5428,fpga_hm_hwdata[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_12_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_66,32,44,66,F2A_5429,fpga_hm_hwdata[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_13_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_65,32,44,65,F2A_5430,fpga_hm_hwdata[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_14_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_64,32,44,64,F2A_5431,fpga_hm_hwdata[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_15_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_63,32,44,63,F2A_5432,fpga_hm_hwdata[16],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_16_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_62,32,44,62,F2A_5433,fpga_hm_hwdata[17],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_17_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_61,32,44,61,F2A_5434,fpga_hm_hwdata[18],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_18_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_60,32,44,60,F2A_5435,fpga_hm_hwdata[19],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_19_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_59,32,44,59,F2A_5436,fpga_hm_hwdata[20],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_20_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_58,32,44,58,F2A_5437,fpga_hm_hwdata[21],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_21_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_57,32,44,57,F2A_5438,fpga_hm_hwdata[22],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_22_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_56,32,44,56,F2A_5439,fpga_hm_hwdata[23],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_23_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_55,32,44,55,F2A_5440,fpga_hm_hwdata[24],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_24_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_54,32,44,54,F2A_5441,fpga_hm_hwdata[25],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_25_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_53,32,44,53,F2A_5442,fpga_hm_hwdata[26],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_26_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_52,32,44,52,F2A_5443,fpga_hm_hwdata[27],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_27_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_51,32,44,51,F2A_5444,fpga_hm_hwdata[28],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_28_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_50,32,44,50,F2A_5445,fpga_hm_hwdata[29],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_29_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_49,32,44,49,F2A_5446,fpga_hm_hwdata[30],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_30_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_32_44_48,32,44,48,F2A_5447,fpga_hm_hwdata[31],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwdata_31_o,, +AHB_M,,VCC_HP_AUX,R11,,,,,FPGA_33_44_59,33,44,59,F2A_5508,fpga_hm_hwrite[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,m0_hwrite_0_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_21,25,44,21,A2F_4898,fpga_hs_haddr[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_0_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_20,25,44,20,A2F_4899,fpga_hs_haddr[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_1_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_19,25,44,19,A2F_4900,fpga_hs_haddr[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_2_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_18,25,44,18,A2F_4901,fpga_hs_haddr[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_3_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_17,25,44,17,A2F_4902,fpga_hs_haddr[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_4_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_16,25,44,16,A2F_4903,fpga_hs_haddr[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_5_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_15,25,44,15,A2F_4904,fpga_hs_haddr[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_6_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_14,25,44,14,A2F_4905,fpga_hs_haddr[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_7_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_13,25,44,13,A2F_4906,fpga_hs_haddr[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_8_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_12,25,44,12,A2F_4907,fpga_hs_haddr[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_9_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_11,25,44,11,A2F_4908,fpga_hs_haddr[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_10_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_10,25,44,10,A2F_4909,fpga_hs_haddr[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_11_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_9,25,44,9,A2F_4910,fpga_hs_haddr[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_12_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_8,25,44,8,A2F_4911,fpga_hs_haddr[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_13_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_7,25,44,7,A2F_4912,fpga_hs_haddr[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_14_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_23,24,44,23,A2F_4824,fpga_hs_haddr[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_15_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_22,24,44,22,A2F_4825,fpga_hs_haddr[16],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_16_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_21,24,44,21,A2F_4826,fpga_hs_haddr[17],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_17_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_20,24,44,20,A2F_4827,fpga_hs_haddr[18],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_18_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_19,24,44,19,A2F_4828,fpga_hs_haddr[19],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_19_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_18,24,44,18,A2F_4829,fpga_hs_haddr[20],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_20_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_17,24,44,17,A2F_4830,fpga_hs_haddr[21],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_21_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_16,24,44,16,A2F_4831,fpga_hs_haddr[22],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_22_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_15,24,44,15,A2F_4832,fpga_hs_haddr[23],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_23_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_14,24,44,14,A2F_4833,fpga_hs_haddr[24],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_24_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_13,24,44,13,A2F_4834,fpga_hs_haddr[25],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_25_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_12,24,44,12,A2F_4835,fpga_hs_haddr[26],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_26_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_11,24,44,11,A2F_4836,fpga_hs_haddr[27],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_27_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_10,24,44,10,A2F_4837,fpga_hs_haddr[28],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_28_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_9,24,44,9,A2F_4838,fpga_hs_haddr[29],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_29_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_8,24,44,8,A2F_4839,fpga_hs_haddr[30],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_30_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_7,24,44,7,A2F_4840,fpga_hs_haddr[31],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_haddr_31_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_8,26,44,8,A2F_4983,fpga_hs_hburst[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hburst_0_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_23,25,44,23,A2F_4896,fpga_hs_hburst[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hburst_1_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_22,25,44,22,A2F_4897,fpga_hs_hburst[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hburst_2_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_13,26,44,13,A2F_4978,fpga_hs_hprot[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hprot_0_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_12,26,44,12,A2F_4979,fpga_hs_hprot[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hprot_1_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_11,26,44,11,A2F_4980,fpga_hs_hprot[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hprot_2_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_10,26,44,10,A2F_4981,fpga_hs_hprot[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hprot_3_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_71,25,44,71,F2A_4920,fpga_hs_hrdata[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_0_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_70,25,44,70,F2A_4921,fpga_hs_hrdata[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_1_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_69,25,44,69,F2A_4922,fpga_hs_hrdata[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_2_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_68,25,44,68,F2A_4923,fpga_hs_hrdata[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_3_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_67,25,44,67,F2A_4924,fpga_hs_hrdata[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_4_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_66,25,44,66,F2A_4925,fpga_hs_hrdata[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_5_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_65,25,44,65,F2A_4926,fpga_hs_hrdata[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_6_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_64,25,44,64,F2A_4927,fpga_hs_hrdata[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_7_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_63,25,44,63,F2A_4928,fpga_hs_hrdata[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_8_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_62,25,44,62,F2A_4929,fpga_hs_hrdata[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_9_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_70,24,44,70,F2A_4849,fpga_hs_hrdata[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_10_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_69,24,44,69,F2A_4850,fpga_hs_hrdata[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_11_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_68,24,44,68,F2A_4851,fpga_hs_hrdata[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_12_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_67,24,44,67,F2A_4852,fpga_hs_hrdata[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_13_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_66,24,44,66,F2A_4853,fpga_hs_hrdata[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_14_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_65,24,44,65,F2A_4854,fpga_hs_hrdata[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_15_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_64,24,44,64,F2A_4855,fpga_hs_hrdata[16],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_16_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_63,24,44,63,F2A_4856,fpga_hs_hrdata[17],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_17_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_62,24,44,62,F2A_4857,fpga_hs_hrdata[18],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_18_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_61,24,44,61,F2A_4858,fpga_hs_hrdata[19],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_19_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_60,24,44,60,F2A_4859,fpga_hs_hrdata[20],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_20_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_59,24,44,59,F2A_4860,fpga_hs_hrdata[21],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_21_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_58,24,44,58,F2A_4861,fpga_hs_hrdata[22],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_22_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_57,24,44,57,F2A_4862,fpga_hs_hrdata[23],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_23_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_56,24,44,56,F2A_4863,fpga_hs_hrdata[24],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_24_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_55,24,44,55,F2A_4864,fpga_hs_hrdata[25],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_25_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_54,24,44,54,F2A_4865,fpga_hs_hrdata[26],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_26_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_53,24,44,53,F2A_4866,fpga_hs_hrdata[27],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_27_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_52,24,44,52,F2A_4867,fpga_hs_hrdata[28],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_28_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_51,24,44,51,F2A_4868,fpga_hs_hrdata[29],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_29_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_50,24,44,50,F2A_4869,fpga_hs_hrdata[30],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_30_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_49,24,44,49,F2A_4870,fpga_hs_hrdata[31],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hrdata_31_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_24_44_71,24,44,71,F2A_4848,fpga_hs_hready[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hready_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_25_44_61,25,44,61,F2A_4930,fpga_hs_hresp[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hresp_o,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_17,26,44,17,A2F_4974,fpga_hs_hsize[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hsize_0_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_16,26,44,16,A2F_4975,fpga_hs_hsize[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hsize_1_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_15,26,44,15,A2F_4976,fpga_hs_hsize[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hsize_2_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_19,26,44,19,A2F_4972,fpga_hs_htrans[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_htrans_0_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_18,26,44,18,A2F_4973,fpga_hs_htrans[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_htrans_1_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_22,29,44,22,A2F_5185,fpga_hs_hwdata[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_0_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_21,29,44,21,A2F_5186,fpga_hs_hwdata[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_1_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_20,29,44,20,A2F_5187,fpga_hs_hwdata[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_2_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_19,29,44,19,A2F_5188,fpga_hs_hwdata[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_3_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_18,29,44,18,A2F_5189,fpga_hs_hwdata[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_4_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_17,29,44,17,A2F_5190,fpga_hs_hwdata[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_5_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_16,29,44,16,A2F_5191,fpga_hs_hwdata[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_6_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_15,29,44,15,A2F_5192,fpga_hs_hwdata[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_7_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_14,29,44,14,A2F_5193,fpga_hs_hwdata[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_8_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_13,29,44,13,A2F_5194,fpga_hs_hwdata[9],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_9_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_12,29,44,12,A2F_5195,fpga_hs_hwdata[10],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_10_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_11,29,44,11,A2F_5196,fpga_hs_hwdata[11],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_11_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_10,29,44,10,A2F_5197,fpga_hs_hwdata[12],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_12_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_9,29,44,9,A2F_5198,fpga_hs_hwdata[13],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_13_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_8,29,44,8,A2F_5199,fpga_hs_hwdata[14],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_14_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_23,27,44,23,A2F_5040,fpga_hs_hwdata[15],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_15_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_22,27,44,22,A2F_5041,fpga_hs_hwdata[16],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_16_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_21,27,44,21,A2F_5042,fpga_hs_hwdata[17],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_17_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_20,27,44,20,A2F_5043,fpga_hs_hwdata[18],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_18_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_19,27,44,19,A2F_5044,fpga_hs_hwdata[19],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_19_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_18,27,44,18,A2F_5045,fpga_hs_hwdata[20],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_20_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_17,27,44,17,A2F_5046,fpga_hs_hwdata[21],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_21_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_16,27,44,16,A2F_5047,fpga_hs_hwdata[22],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_22_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_15,27,44,15,A2F_5048,fpga_hs_hwdata[23],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_23_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_14,27,44,14,A2F_5049,fpga_hs_hwdata[24],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_24_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_13,27,44,13,A2F_5050,fpga_hs_hwdata[25],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_25_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_12,27,44,12,A2F_5051,fpga_hs_hwdata[26],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_26_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_11,27,44,11,A2F_5052,fpga_hs_hwdata[27],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_27_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_10,27,44,10,A2F_5053,fpga_hs_hwdata[28],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_28_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_9,27,44,9,A2F_5054,fpga_hs_hwdata[29],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_29_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_8,27,44,8,A2F_5055,fpga_hs_hwdata[30],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_30_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_27_44_7,27,44,7,A2F_5056,fpga_hs_hwdata[31],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwdata_31_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_29_44_23,29,44,23,A2F_5184,fpga_hs_hwrite[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hwrite_i,, +AHB_S,,VCC_HP_AUX,R11,,,,,FPGA_26_44_14,26,44,14,A2F_4977,fpga_hs_hsel[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,s0_hsel_i,, +TOP,,VCC_HP_AUX,R11,,,,,FPGA_4_44_72,4,44,72,F2CLK,clk_top,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_23,6,44,23,A2F,pvt_temp_sens[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_22,6,44,22,A2F,pvt_temp_sens[1],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_21,6,44,21,A2F,pvt_temp_sens[2],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_20,6,44,20,A2F,pvt_temp_sens[3],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_19,6,44,19,A2F,pvt_temp_sens[4],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_18,6,44,18,A2F,pvt_temp_sens[5],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_17,6,44,17,A2F,pvt_temp_sens[6],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_16,6,44,16,A2F,pvt_temp_sens[7],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_15,6,44,15,A2F,pvt_temp_sens[8],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_14,6,44,14,A2F,pvt_ts_done[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT,,VCC_HP_AUX,R11,,,,,FPGA_6_44_13,6,44,13,A2F,pvt_ts_err[0],,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,0,1,-1,CLK2F,clk0,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,1,1,-1,CLK2F,clk1,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,2,1,-1,CLK2F,clk2,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,3,1,-1,CLK2F,clk3,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,4,1,-1,CLK2F,clk4,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,5,1,-1,CLK2F,clk5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,6,1,-1,CLK2F,clk6,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,7,1,-1,CLK2F,clk7,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,8,1,-1,CLK2F,clk8,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,9,1,-1,CLK2F,clk9,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,10,1,-1,CLK2F,clk10,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,11,1,-1,CLK2F,clk11,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,12,1,-1,CLK2F,clk12,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,13,1,-1,CLK2F,clk13,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,14,1,-1,CLK2F,clk14,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC_CLK,,VCC_HP_AUX,R11,,,,,-1,15,1,-1,CLK2F,clk15,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_2_23,1,2,23,A2F_72,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_2_22,1,2,22,A2F_73,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_2_21,1,2,21,A2F_74,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_2_20,1,2,20,A2F_75,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_2_19,1,2,19,A2F_76,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_2_18,1,2,18,A2F_77,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_2_17,1,2,17,A2F_78,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_2_16,1,2,16,A2F_79,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_2_15,1,2,15,A2F_80,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_2_14,1,2,14,A2F_81,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_2_13,1,2,13,A2F_82,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_71,1,2,71,F2A_96,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_70,1,2,70,F2A_97,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_69,1,2,69,F2A_98,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_68,1,2,68,F2A_99,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_67,1,2,67,F2A_100,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_66,1,2,66,F2A_101,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_65,1,2,65,F2A_102,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_64,1,2,64,F2A_103,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_2_63,1,2,63,F2A_104,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_3_23,1,3,23,A2F_144,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_3_22,1,3,22,A2F_145,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,460,40,1000,4000,FPGA_1_3_21,1,3,21,A2F_146,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_20,1,3,20,A2F_147,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_19,1,3,19,A2F_148,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_18,1,3,18,A2F_149,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_17,1,3,17,A2F_150,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_16,1,3,16,A2F_151,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_15,1,3,15,A2F_152,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_14,1,3,14,A2F_153,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_13,1,3,13,A2F_154,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,980,40,2000,1000,FPGA_1_3_12,1,3,12,A2F_155,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,70,40,1000,1000,FPGA_1_3_71,1,3,71,F2A_168,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_70,1,3,70,F2A_169,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_69,1,3,69,F2A_170,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_68,1,3,68,F2A_171,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_67,1,3,67,F2A_172,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_66,1,3,66,F2A_173,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_65,1,3,65,F2A_174,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_64,1,3,64,F2A_175,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_63,1,3,63,F2A_176,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,200,40,1000,2000,FPGA_1_3_62,1,3,62,F2A_177,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_3_61,1,3,61,F2A_178,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_3_60,1,3,60,F2A_179,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_3_59,1,3,59,F2A_180,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,330,40,1000,3000,FPGA_1_3_58,1,3,58,F2A_181,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_57,1,3,57,F2A_182,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_56,1,3,56,F2A_183,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_1,HR_1_0_0P,U20,590,40,1000,5000,FPGA_1_3_55,1,3,55,F2A_184,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,720,40,1000,6000,FPGA_1_3_54,1,3,54,F2A_185,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,720,40,1000,6000,FPGA_1_3_53,1,3,53,F2A_186,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,720,40,1000,6000,FPGA_1_3_52,1,3,52,F2A_187,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,720,40,1000,6000,FPGA_1_3_51,1,3,51,F2A_188,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,720,40,1000,6000,FPGA_1_3_50,1,3,50,F2A_189,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,720,40,1000,6000,FPGA_1_3_49,1,3,49,F2A_190,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_2,HR_1_1_0N,V20,720,40,1000,6000,FPGA_1_3_48,1,3,48,F2A_191,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,460,40,1000,4000,FPGA_1_4_23,1,4,23,A2F_216,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,460,40,1000,4000,FPGA_1_4_22,1,4,22,A2F_217,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,460,40,1000,4000,FPGA_1_4_21,1,4,21,A2F_218,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_20,1,4,20,A2F_219,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_19,1,4,19,A2F_220,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_18,1,4,18,A2F_221,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_17,1,4,17,A2F_222,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_16,1,4,16,A2F_223,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_15,1,4,15,A2F_224,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_14,1,4,14,A2F_225,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_13,1,4,13,A2F_226,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,980,40,2000,1000,FPGA_1_4_12,1,4,12,A2F_227,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,70,40,1000,1000,FPGA_1_4_71,1,4,71,F2A_240,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_70,1,4,70,F2A_241,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_69,1,4,69,F2A_242,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_68,1,4,68,F2A_243,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_67,1,4,67,F2A_244,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_66,1,4,66,F2A_245,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_65,1,4,65,F2A_246,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_64,1,4,64,F2A_247,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_63,1,4,63,F2A_248,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,200,40,1000,2000,FPGA_1_4_62,1,4,62,F2A_249,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,330,40,1000,3000,FPGA_1_4_61,1,4,61,F2A_250,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,330,40,1000,3000,FPGA_1_4_60,1,4,60,F2A_251,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,330,40,1000,3000,FPGA_1_4_59,1,4,59,F2A_252,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,330,40,1000,3000,FPGA_1_4_58,1,4,58,F2A_253,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_57,1,4,57,F2A_254,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_56,1,4,56,F2A_255,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_3,HR_1_2_1P,V22,590,40,1000,5000,FPGA_1_4_55,1,4,55,F2A_256,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,720,40,1000,6000,FPGA_1_4_54,1,4,54,F2A_257,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,720,40,1000,6000,FPGA_1_4_53,1,4,53,F2A_258,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,720,40,1000,6000,FPGA_1_4_52,1,4,52,F2A_259,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,720,40,1000,6000,FPGA_1_4_51,1,4,51,F2A_260,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,720,40,1000,6000,FPGA_1_4_50,1,4,50,F2A_261,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,720,40,1000,6000,FPGA_1_4_49,1,4,49,F2A_262,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_4,HR_1_3_1N,U22,720,40,1000,6000,FPGA_1_4_48,1,4,48,F2A_263,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,460,40,1000,4000,FPGA_1_5_23,1,5,23,A2F_288,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,460,40,1000,4000,FPGA_1_5_22,1,5,22,A2F_289,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,460,40,1000,4000,FPGA_1_5_21,1,5,21,A2F_290,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_20,1,5,20,A2F_291,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_19,1,5,19,A2F_292,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_18,1,5,18,A2F_293,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_17,1,5,17,A2F_294,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_16,1,5,16,A2F_295,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_15,1,5,15,A2F_296,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_14,1,5,14,A2F_297,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_13,1,5,13,A2F_298,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,980,40,2000,1000,FPGA_1_5_12,1,5,12,A2F_299,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,70,40,1000,1000,FPGA_1_5_71,1,5,71,F2A_312,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_70,1,5,70,F2A_313,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_69,1,5,69,F2A_314,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_68,1,5,68,F2A_315,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_67,1,5,67,F2A_316,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_66,1,5,66,F2A_317,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_65,1,5,65,F2A_318,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_64,1,5,64,F2A_319,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_63,1,5,63,F2A_320,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,200,40,1000,2000,FPGA_1_5_62,1,5,62,F2A_321,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,330,40,1000,3000,FPGA_1_5_61,1,5,61,F2A_322,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,330,40,1000,3000,FPGA_1_5_60,1,5,60,F2A_323,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,330,40,1000,3000,FPGA_1_5_59,1,5,59,F2A_324,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,330,40,1000,3000,FPGA_1_5_58,1,5,58,F2A_325,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_57,1,5,57,F2A_326,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_56,1,5,56,F2A_327,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_5,HR_1_4_2P,U17,590,40,1000,5000,FPGA_1_5_55,1,5,55,F2A_328,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,720,40,1000,6000,FPGA_1_5_54,1,5,54,F2A_329,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,720,40,1000,6000,FPGA_1_5_53,1,5,53,F2A_330,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,720,40,1000,6000,FPGA_1_5_52,1,5,52,F2A_331,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,720,40,1000,6000,FPGA_1_5_51,1,5,51,F2A_332,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,720,40,1000,6000,FPGA_1_5_50,1,5,50,F2A_333,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,720,40,1000,6000,FPGA_1_5_49,1,5,49,F2A_334,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_6,HR_1_5_2N,U18,720,40,1000,6000,FPGA_1_5_48,1,5,48,F2A_335,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,460,40,1000,4000,FPGA_1_6_23,1,6,23,A2F_360,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,460,40,1000,4000,FPGA_1_6_22,1,6,22,A2F_361,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,460,40,1000,4000,FPGA_1_6_21,1,6,21,A2F_362,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_20,1,6,20,A2F_363,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_19,1,6,19,A2F_364,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_18,1,6,18,A2F_365,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_17,1,6,17,A2F_366,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_16,1,6,16,A2F_367,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_15,1,6,15,A2F_368,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_14,1,6,14,A2F_369,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_13,1,6,13,A2F_370,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,980,40,2000,1000,FPGA_1_6_12,1,6,12,A2F_371,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,70,40,1000,1000,FPGA_1_6_71,1,6,71,F2A_384,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_70,1,6,70,F2A_385,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_69,1,6,69,F2A_386,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_68,1,6,68,F2A_387,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_67,1,6,67,F2A_388,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_66,1,6,66,F2A_389,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_65,1,6,65,F2A_390,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_64,1,6,64,F2A_391,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_63,1,6,63,F2A_392,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,200,40,1000,2000,FPGA_1_6_62,1,6,62,F2A_393,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,330,40,1000,3000,FPGA_1_6_61,1,6,61,F2A_394,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,330,40,1000,3000,FPGA_1_6_60,1,6,60,F2A_395,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,330,40,1000,3000,FPGA_1_6_59,1,6,59,F2A_396,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,330,40,1000,3000,FPGA_1_6_58,1,6,58,F2A_397,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_57,1,6,57,F2A_398,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_56,1,6,56,F2A_399,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_7,HR_1_6_3P,R22,590,40,1000,5000,FPGA_1_6_55,1,6,55,F2A_400,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,720,40,1000,6000,FPGA_1_6_54,1,6,54,F2A_401,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,720,40,1000,6000,FPGA_1_6_53,1,6,53,F2A_402,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,720,40,1000,6000,FPGA_1_6_52,1,6,52,F2A_403,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,720,40,1000,6000,FPGA_1_6_51,1,6,51,F2A_404,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,720,40,1000,6000,FPGA_1_6_50,1,6,50,F2A_405,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,720,40,1000,6000,FPGA_1_6_49,1,6,49,F2A_406,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_8,HR_1_7_3N,P22,720,40,1000,6000,FPGA_1_6_48,1,6,48,F2A_407,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,460,40,1000,4000,FPGA_1_7_23,1,7,23,A2F_432,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,460,40,1000,4000,FPGA_1_7_22,1,7,22,A2F_433,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,460,40,1000,4000,FPGA_1_7_21,1,7,21,A2F_434,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_20,1,7,20,A2F_435,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_19,1,7,19,A2F_436,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_18,1,7,18,A2F_437,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_17,1,7,17,A2F_438,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_16,1,7,16,A2F_439,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_15,1,7,15,A2F_440,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_14,1,7,14,A2F_441,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_13,1,7,13,A2F_442,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,980,40,2000,1000,FPGA_1_7_12,1,7,12,A2F_443,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,70,40,1000,1000,FPGA_1_7_71,1,7,71,F2A_456,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_70,1,7,70,F2A_457,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_69,1,7,69,F2A_458,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_68,1,7,68,F2A_459,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_67,1,7,67,F2A_460,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_66,1,7,66,F2A_461,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_65,1,7,65,F2A_462,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_64,1,7,64,F2A_463,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_63,1,7,63,F2A_464,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,200,40,1000,2000,FPGA_1_7_62,1,7,62,F2A_465,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,330,40,1000,3000,FPGA_1_7_61,1,7,61,F2A_466,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,330,40,1000,3000,FPGA_1_7_60,1,7,60,F2A_467,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,330,40,1000,3000,FPGA_1_7_59,1,7,59,F2A_468,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,330,40,1000,3000,FPGA_1_7_58,1,7,58,F2A_469,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_57,1,7,57,F2A_470,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_56,1,7,56,F2A_471,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_9,HR_1_8_4P,T19,590,40,1000,5000,FPGA_1_7_55,1,7,55,F2A_472,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,720,40,1000,6000,FPGA_1_7_54,1,7,54,F2A_473,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,720,40,1000,6000,FPGA_1_7_53,1,7,53,F2A_474,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,720,40,1000,6000,FPGA_1_7_52,1,7,52,F2A_475,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,720,40,1000,6000,FPGA_1_7_51,1,7,51,F2A_476,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,720,40,1000,6000,FPGA_1_7_50,1,7,50,F2A_477,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,720,40,1000,6000,FPGA_1_7_49,1,7,49,F2A_478,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_10,HR_1_9_4N,U19,720,40,1000,6000,FPGA_1_7_48,1,7,48,F2A_479,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,460,40,1000,4000,FPGA_1_8_23,1,8,23,A2F_504,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,460,40,1000,4000,FPGA_1_8_22,1,8,22,A2F_505,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,460,40,1000,4000,FPGA_1_8_21,1,8,21,A2F_506,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_20,1,8,20,A2F_507,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_19,1,8,19,A2F_508,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_18,1,8,18,A2F_509,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_17,1,8,17,A2F_510,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_16,1,8,16,A2F_511,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_15,1,8,15,A2F_512,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_14,1,8,14,A2F_513,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_13,1,8,13,A2F_514,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,980,40,2000,1000,FPGA_1_8_12,1,8,12,A2F_515,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,70,40,1000,1000,FPGA_1_8_71,1,8,71,F2A_528,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_70,1,8,70,F2A_529,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_69,1,8,69,F2A_530,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_68,1,8,68,F2A_531,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_67,1,8,67,F2A_532,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_66,1,8,66,F2A_533,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_65,1,8,65,F2A_534,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_64,1,8,64,F2A_535,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_63,1,8,63,F2A_536,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,200,40,1000,2000,FPGA_1_8_62,1,8,62,F2A_537,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,330,40,1000,3000,FPGA_1_8_61,1,8,61,F2A_538,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,330,40,1000,3000,FPGA_1_8_60,1,8,60,F2A_539,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,330,40,1000,3000,FPGA_1_8_59,1,8,59,F2A_540,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,330,40,1000,3000,FPGA_1_8_58,1,8,58,F2A_541,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_57,1,8,57,F2A_542,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_56,1,8,56,F2A_543,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_11,HR_1_10_5P,T18,590,40,1000,5000,FPGA_1_8_55,1,8,55,F2A_544,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,720,40,1000,6000,FPGA_1_8_54,1,8,54,F2A_545,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,720,40,1000,6000,FPGA_1_8_53,1,8,53,F2A_546,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,720,40,1000,6000,FPGA_1_8_52,1,8,52,F2A_547,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,720,40,1000,6000,FPGA_1_8_51,1,8,51,F2A_548,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,720,40,1000,6000,FPGA_1_8_50,1,8,50,F2A_549,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,720,40,1000,6000,FPGA_1_8_49,1,8,49,F2A_550,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_12,HR_1_11_5N,T17,720,40,1000,6000,FPGA_1_8_48,1,8,48,F2A_551,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,460,40,1000,4000,FPGA_1_9_23,1,9,23,A2F_576,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,460,40,1000,4000,FPGA_1_9_22,1,9,22,A2F_577,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,460,40,1000,4000,FPGA_1_9_21,1,9,21,A2F_578,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_20,1,9,20,A2F_579,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_19,1,9,19,A2F_580,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_18,1,9,18,A2F_581,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_17,1,9,17,A2F_582,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_16,1,9,16,A2F_583,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_15,1,9,15,A2F_584,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_14,1,9,14,A2F_585,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_13,1,9,13,A2F_586,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,980,40,2000,1000,FPGA_1_9_12,1,9,12,A2F_587,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,70,40,1000,1000,FPGA_1_9_71,1,9,71,F2A_600,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_70,1,9,70,F2A_601,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_69,1,9,69,F2A_602,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_68,1,9,68,F2A_603,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_67,1,9,67,F2A_604,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_66,1,9,66,F2A_605,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_65,1,9,65,F2A_606,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_64,1,9,64,F2A_607,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_63,1,9,63,F2A_608,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,200,40,1000,2000,FPGA_1_9_62,1,9,62,F2A_609,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,330,40,1000,3000,FPGA_1_9_61,1,9,61,F2A_610,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,330,40,1000,3000,FPGA_1_9_60,1,9,60,F2A_611,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,330,40,1000,3000,FPGA_1_9_59,1,9,59,F2A_612,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,330,40,1000,3000,FPGA_1_9_58,1,9,58,F2A_613,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_57,1,9,57,F2A_614,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_56,1,9,56,F2A_615,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_13,HR_1_12_6P,T20,590,40,1000,5000,FPGA_1_9_55,1,9,55,F2A_616,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,720,40,1000,6000,FPGA_1_9_54,1,9,54,F2A_617,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,720,40,1000,6000,FPGA_1_9_53,1,9,53,F2A_618,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,720,40,1000,6000,FPGA_1_9_52,1,9,52,F2A_619,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,720,40,1000,6000,FPGA_1_9_51,1,9,51,F2A_620,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,720,40,1000,6000,FPGA_1_9_50,1,9,50,F2A_621,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,720,40,1000,6000,FPGA_1_9_49,1,9,49,F2A_622,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_14,HR_1_13_6N,R20,720,40,1000,6000,FPGA_1_9_48,1,9,48,F2A_623,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,460,40,1000,4000,FPGA_1_10_23,1,10,23,A2F_648,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,460,40,1000,4000,FPGA_1_10_22,1,10,22,A2F_649,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,460,40,1000,4000,FPGA_1_10_21,1,10,21,A2F_650,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_20,1,10,20,A2F_651,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_19,1,10,19,A2F_652,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_18,1,10,18,A2F_653,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_17,1,10,17,A2F_654,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_16,1,10,16,A2F_655,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_15,1,10,15,A2F_656,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_14,1,10,14,A2F_657,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_13,1,10,13,A2F_658,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,980,40,2000,1000,FPGA_1_10_12,1,10,12,A2F_659,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,70,40,1000,1000,FPGA_1_10_71,1,10,71,F2A_672,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_70,1,10,70,F2A_673,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_69,1,10,69,F2A_674,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_68,1,10,68,F2A_675,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_67,1,10,67,F2A_676,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_66,1,10,66,F2A_677,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_65,1,10,65,F2A_678,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_64,1,10,64,F2A_679,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_63,1,10,63,F2A_680,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,200,40,1000,2000,FPGA_1_10_62,1,10,62,F2A_681,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,330,40,1000,3000,FPGA_1_10_61,1,10,61,F2A_682,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,330,40,1000,3000,FPGA_1_10_60,1,10,60,F2A_683,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,330,40,1000,3000,FPGA_1_10_59,1,10,59,F2A_684,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,330,40,1000,3000,FPGA_1_10_58,1,10,58,F2A_685,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_57,1,10,57,F2A_686,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_56,1,10,56,F2A_687,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_15,HR_1_14_7P,R18,590,40,1000,5000,FPGA_1_10_55,1,10,55,F2A_688,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,720,40,1000,6000,FPGA_1_10_54,1,10,54,F2A_689,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,720,40,1000,6000,FPGA_1_10_53,1,10,53,F2A_690,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,720,40,1000,6000,FPGA_1_10_52,1,10,52,F2A_691,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,720,40,1000,6000,FPGA_1_10_51,1,10,51,F2A_692,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,720,40,1000,6000,FPGA_1_10_50,1,10,50,F2A_693,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,720,40,1000,6000,FPGA_1_10_49,1,10,49,F2A_694,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_16,HR_1_15_7N,R19,720,40,1000,6000,FPGA_1_10_48,1,10,48,F2A_695,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,460,40,1000,4000,FPGA_1_11_23,1,11,23,A2F_720,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,460,40,1000,4000,FPGA_1_11_22,1,11,22,A2F_721,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,460,40,1000,4000,FPGA_1_11_21,1,11,21,A2F_722,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_20,1,11,20,A2F_723,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_19,1,11,19,A2F_724,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_18,1,11,18,A2F_725,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_17,1,11,17,A2F_726,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_16,1,11,16,A2F_727,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_15,1,11,15,A2F_728,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_14,1,11,14,A2F_729,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_13,1,11,13,A2F_730,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,980,40,2000,1000,FPGA_1_11_12,1,11,12,A2F_731,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,70,40,1000,1000,FPGA_1_11_71,1,11,71,F2A_744,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_70,1,11,70,F2A_745,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_69,1,11,69,F2A_746,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_68,1,11,68,F2A_747,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_67,1,11,67,F2A_748,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_66,1,11,66,F2A_749,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_65,1,11,65,F2A_750,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_64,1,11,64,F2A_751,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_63,1,11,63,F2A_752,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,200,40,1000,2000,FPGA_1_11_62,1,11,62,F2A_753,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,330,40,1000,3000,FPGA_1_11_61,1,11,61,F2A_754,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,330,40,1000,3000,FPGA_1_11_60,1,11,60,F2A_755,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,330,40,1000,3000,FPGA_1_11_59,1,11,59,F2A_756,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,330,40,1000,3000,FPGA_1_11_58,1,11,58,F2A_757,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_57,1,11,57,F2A_758,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_56,1,11,56,F2A_759,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_17,HR_1_16_8P,R21,590,40,1000,5000,FPGA_1_11_55,1,11,55,F2A_760,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,720,40,1000,6000,FPGA_1_11_54,1,11,54,F2A_761,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,720,40,1000,6000,FPGA_1_11_53,1,11,53,F2A_762,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,720,40,1000,6000,FPGA_1_11_52,1,11,52,F2A_763,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,720,40,1000,6000,FPGA_1_11_51,1,11,51,F2A_764,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,720,40,1000,6000,FPGA_1_11_50,1,11,50,F2A_765,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,720,40,1000,6000,FPGA_1_11_49,1,11,49,F2A_766,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_18,HR_1_17_8N,P21,720,40,1000,6000,FPGA_1_11_48,1,11,48,F2A_767,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,460,40,1000,4000,FPGA_1_12_23,1,12,23,A2F_792,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,460,40,1000,4000,FPGA_1_12_22,1,12,22,A2F_793,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,460,40,1000,4000,FPGA_1_12_21,1,12,21,A2F_794,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_20,1,12,20,A2F_795,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_19,1,12,19,A2F_796,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_18,1,12,18,A2F_797,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_17,1,12,17,A2F_798,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_16,1,12,16,A2F_799,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_15,1,12,15,A2F_800,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_14,1,12,14,A2F_801,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_13,1,12,13,A2F_802,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,980,40,2000,1000,FPGA_1_12_12,1,12,12,A2F_803,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,70,40,1000,1000,FPGA_1_12_71,1,12,71,F2A_816,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_70,1,12,70,F2A_817,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_69,1,12,69,F2A_818,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_68,1,12,68,F2A_819,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_67,1,12,67,F2A_820,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_66,1,12,66,F2A_821,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_65,1,12,65,F2A_822,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_64,1,12,64,F2A_823,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_63,1,12,63,F2A_824,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,200,40,1000,2000,FPGA_1_12_62,1,12,62,F2A_825,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,330,40,1000,3000,FPGA_1_12_61,1,12,61,F2A_826,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,330,40,1000,3000,FPGA_1_12_60,1,12,60,F2A_827,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,330,40,1000,3000,FPGA_1_12_59,1,12,59,F2A_828,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,330,40,1000,3000,FPGA_1_12_58,1,12,58,F2A_829,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_57,1,12,57,F2A_830,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_56,1,12,56,F2A_831,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_19,HR_1_CC_18_9P,L22,590,40,1000,5000,FPGA_1_12_55,1,12,55,F2A_832,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,720,40,1000,6000,FPGA_1_12_54,1,12,54,F2A_833,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,720,40,1000,6000,FPGA_1_12_53,1,12,53,F2A_834,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,720,40,1000,6000,FPGA_1_12_52,1,12,52,F2A_835,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,720,40,1000,6000,FPGA_1_12_51,1,12,51,F2A_836,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,720,40,1000,6000,FPGA_1_12_50,1,12,50,F2A_837,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,720,40,1000,6000,FPGA_1_12_49,1,12,49,F2A_838,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_20,HR_1_CC_19_9N,M22,720,40,1000,6000,FPGA_1_12_48,1,12,48,F2A_839,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_13_23,1,13,23,A2F_864,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_13_22,1,13,22,A2F_865,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_13_21,1,13,21,A2F_866,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_13_20,1,13,20,A2F_867,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_13_19,1,13,19,A2F_868,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_13_18,1,13,18,A2F_869,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_13_17,1,13,17,A2F_870,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_13_16,1,13,16,A2F_871,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_13_15,1,13,15,A2F_872,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_13_14,1,13,14,A2F_873,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_13_13,1,13,13,A2F_874,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_71,1,13,71,F2A_888,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_70,1,13,70,F2A_889,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_69,1,13,69,F2A_890,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_68,1,13,68,F2A_891,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_67,1,13,67,F2A_892,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_66,1,13,66,F2A_893,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_65,1,13,65,F2A_894,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_64,1,13,64,F2A_895,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_13_63,1,13,63,F2A_896,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_14_23,1,14,23,A2F_936,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_14_22,1,14,22,A2F_937,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,460,40,1000,4000,FPGA_1_14_21,1,14,21,A2F_938,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_20,1,14,20,A2F_939,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_19,1,14,19,A2F_940,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_18,1,14,18,A2F_941,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_17,1,14,17,A2F_942,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_16,1,14,16,A2F_943,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_15,1,14,15,A2F_944,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_14,1,14,14,A2F_945,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_13,1,14,13,A2F_946,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,980,40,2000,1000,FPGA_1_14_12,1,14,12,A2F_947,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,70,40,1000,1000,FPGA_1_14_71,1,14,71,F2A_960,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_70,1,14,70,F2A_961,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_69,1,14,69,F2A_962,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_68,1,14,68,F2A_963,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_67,1,14,67,F2A_964,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_66,1,14,66,F2A_965,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_65,1,14,65,F2A_966,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_64,1,14,64,F2A_967,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_63,1,14,63,F2A_968,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,200,40,1000,2000,FPGA_1_14_62,1,14,62,F2A_969,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_14_61,1,14,61,F2A_970,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_14_60,1,14,60,F2A_971,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_14_59,1,14,59,F2A_972,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,330,40,1000,3000,FPGA_1_14_58,1,14,58,F2A_973,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_57,1,14,57,F2A_974,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_56,1,14,56,F2A_975,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_21,HR_1_20_10P,P20,590,40,1000,5000,FPGA_1_14_55,1,14,55,F2A_976,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,720,40,1000,6000,FPGA_1_14_54,1,14,54,F2A_977,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,720,40,1000,6000,FPGA_1_14_53,1,14,53,F2A_978,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,720,40,1000,6000,FPGA_1_14_52,1,14,52,F2A_979,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,720,40,1000,6000,FPGA_1_14_51,1,14,51,F2A_980,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,720,40,1000,6000,FPGA_1_14_50,1,14,50,F2A_981,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,720,40,1000,6000,FPGA_1_14_49,1,14,49,F2A_982,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_22,HR_1_21_10N,N20,720,40,1000,6000,FPGA_1_14_48,1,14,48,F2A_983,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,460,40,1000,4000,FPGA_1_15_23,1,15,23,A2F_1008,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,460,40,1000,4000,FPGA_1_15_22,1,15,22,A2F_1009,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,460,40,1000,4000,FPGA_1_15_21,1,15,21,A2F_1010,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_20,1,15,20,A2F_1011,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_19,1,15,19,A2F_1012,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_18,1,15,18,A2F_1013,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_17,1,15,17,A2F_1014,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_16,1,15,16,A2F_1015,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_15,1,15,15,A2F_1016,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_14,1,15,14,A2F_1017,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_13,1,15,13,A2F_1018,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,980,40,2000,1000,FPGA_1_15_12,1,15,12,A2F_1019,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,70,40,1000,1000,FPGA_1_15_71,1,15,71,F2A_1032,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_70,1,15,70,F2A_1033,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_69,1,15,69,F2A_1034,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_68,1,15,68,F2A_1035,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_67,1,15,67,F2A_1036,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_66,1,15,66,F2A_1037,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_65,1,15,65,F2A_1038,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_64,1,15,64,F2A_1039,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_63,1,15,63,F2A_1040,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,200,40,1000,2000,FPGA_1_15_62,1,15,62,F2A_1041,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,330,40,1000,3000,FPGA_1_15_61,1,15,61,F2A_1042,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,330,40,1000,3000,FPGA_1_15_60,1,15,60,F2A_1043,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,330,40,1000,3000,FPGA_1_15_59,1,15,59,F2A_1044,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,330,40,1000,3000,FPGA_1_15_58,1,15,58,F2A_1045,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_57,1,15,57,F2A_1046,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_56,1,15,56,F2A_1047,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_23,HR_1_22_11P,N21,590,40,1000,5000,FPGA_1_15_55,1,15,55,F2A_1048,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,720,40,1000,6000,FPGA_1_15_54,1,15,54,F2A_1049,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,720,40,1000,6000,FPGA_1_15_53,1,15,53,F2A_1050,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,720,40,1000,6000,FPGA_1_15_52,1,15,52,F2A_1051,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,720,40,1000,6000,FPGA_1_15_51,1,15,51,F2A_1052,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,720,40,1000,6000,FPGA_1_15_50,1,15,50,F2A_1053,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,720,40,1000,6000,FPGA_1_15_49,1,15,49,F2A_1054,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_24,HR_1_23_11N,M21,720,40,1000,6000,FPGA_1_15_48,1,15,48,F2A_1055,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,460,40,1000,4000,FPGA_1_16_23,1,16,23,A2F_1080,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,460,40,1000,4000,FPGA_1_16_22,1,16,22,A2F_1081,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,460,40,1000,4000,FPGA_1_16_21,1,16,21,A2F_1082,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_20,1,16,20,A2F_1083,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_19,1,16,19,A2F_1084,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_18,1,16,18,A2F_1085,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_17,1,16,17,A2F_1086,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_16,1,16,16,A2F_1087,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_15,1,16,15,A2F_1088,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_14,1,16,14,A2F_1089,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_13,1,16,13,A2F_1090,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,980,40,2000,1000,FPGA_1_16_12,1,16,12,A2F_1091,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,70,40,1000,1000,FPGA_1_16_71,1,16,71,F2A_1104,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_70,1,16,70,F2A_1105,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_69,1,16,69,F2A_1106,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_68,1,16,68,F2A_1107,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_67,1,16,67,F2A_1108,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_66,1,16,66,F2A_1109,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_65,1,16,65,F2A_1110,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_64,1,16,64,F2A_1111,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_63,1,16,63,F2A_1112,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,200,40,1000,2000,FPGA_1_16_62,1,16,62,F2A_1113,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,330,40,1000,3000,FPGA_1_16_61,1,16,61,F2A_1114,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,330,40,1000,3000,FPGA_1_16_60,1,16,60,F2A_1115,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,330,40,1000,3000,FPGA_1_16_59,1,16,59,F2A_1116,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,330,40,1000,3000,FPGA_1_16_58,1,16,58,F2A_1117,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_57,1,16,57,F2A_1118,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_56,1,16,56,F2A_1119,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_25,HR_1_24_12P,M20,590,40,1000,5000,FPGA_1_16_55,1,16,55,F2A_1120,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,720,40,1000,6000,FPGA_1_16_54,1,16,54,F2A_1121,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,720,40,1000,6000,FPGA_1_16_53,1,16,53,F2A_1122,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,720,40,1000,6000,FPGA_1_16_52,1,16,52,F2A_1123,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,720,40,1000,6000,FPGA_1_16_51,1,16,51,F2A_1124,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,720,40,1000,6000,FPGA_1_16_50,1,16,50,F2A_1125,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,720,40,1000,6000,FPGA_1_16_49,1,16,49,F2A_1126,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_26,HR_1_25_12N,L20,720,40,1000,6000,FPGA_1_16_48,1,16,48,F2A_1127,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,460,40,1000,4000,FPGA_1_17_23,1,17,23,A2F_1152,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,460,40,1000,4000,FPGA_1_17_22,1,17,22,A2F_1153,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,460,40,1000,4000,FPGA_1_17_21,1,17,21,A2F_1154,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_20,1,17,20,A2F_1155,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_19,1,17,19,A2F_1156,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_18,1,17,18,A2F_1157,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_17,1,17,17,A2F_1158,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_16,1,17,16,A2F_1159,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_15,1,17,15,A2F_1160,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_14,1,17,14,A2F_1161,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_13,1,17,13,A2F_1162,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,980,40,2000,1000,FPGA_1_17_12,1,17,12,A2F_1163,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,70,40,1000,1000,FPGA_1_17_71,1,17,71,F2A_1176,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_70,1,17,70,F2A_1177,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_69,1,17,69,F2A_1178,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_68,1,17,68,F2A_1179,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_67,1,17,67,F2A_1180,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_66,1,17,66,F2A_1181,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_65,1,17,65,F2A_1182,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_64,1,17,64,F2A_1183,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_63,1,17,63,F2A_1184,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,200,40,1000,2000,FPGA_1_17_62,1,17,62,F2A_1185,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,330,40,1000,3000,FPGA_1_17_61,1,17,61,F2A_1186,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,330,40,1000,3000,FPGA_1_17_60,1,17,60,F2A_1187,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,330,40,1000,3000,FPGA_1_17_59,1,17,59,F2A_1188,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,330,40,1000,3000,FPGA_1_17_58,1,17,58,F2A_1189,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_57,1,17,57,F2A_1190,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_56,1,17,56,F2A_1191,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_27,HR_1_26_13P,P18,590,40,1000,5000,FPGA_1_17_55,1,17,55,F2A_1192,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,720,40,1000,6000,FPGA_1_17_54,1,17,54,F2A_1193,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,720,40,1000,6000,FPGA_1_17_53,1,17,53,F2A_1194,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,720,40,1000,6000,FPGA_1_17_52,1,17,52,F2A_1195,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,720,40,1000,6000,FPGA_1_17_51,1,17,51,F2A_1196,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,720,40,1000,6000,FPGA_1_17_50,1,17,50,F2A_1197,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,720,40,1000,6000,FPGA_1_17_49,1,17,49,F2A_1198,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_28,HR_1_27_13N,P17,720,40,1000,6000,FPGA_1_17_48,1,17,48,F2A_1199,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,460,40,1000,4000,FPGA_1_18_23,1,18,23,A2F_1224,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,460,40,1000,4000,FPGA_1_18_22,1,18,22,A2F_1225,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,460,40,1000,4000,FPGA_1_18_21,1,18,21,A2F_1226,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_20,1,18,20,A2F_1227,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_19,1,18,19,A2F_1228,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_18,1,18,18,A2F_1229,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_17,1,18,17,A2F_1230,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_16,1,18,16,A2F_1231,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_15,1,18,15,A2F_1232,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_14,1,18,14,A2F_1233,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_13,1,18,13,A2F_1234,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,980,40,2000,1000,FPGA_1_18_12,1,18,12,A2F_1235,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,70,40,1000,1000,FPGA_1_18_71,1,18,71,F2A_1248,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_70,1,18,70,F2A_1249,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_69,1,18,69,F2A_1250,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_68,1,18,68,F2A_1251,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_67,1,18,67,F2A_1252,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_66,1,18,66,F2A_1253,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_65,1,18,65,F2A_1254,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_64,1,18,64,F2A_1255,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_63,1,18,63,F2A_1256,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,200,40,1000,2000,FPGA_1_18_62,1,18,62,F2A_1257,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,330,40,1000,3000,FPGA_1_18_61,1,18,61,F2A_1258,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,330,40,1000,3000,FPGA_1_18_60,1,18,60,F2A_1259,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,330,40,1000,3000,FPGA_1_18_59,1,18,59,F2A_1260,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,330,40,1000,3000,FPGA_1_18_58,1,18,58,F2A_1261,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_57,1,18,57,F2A_1262,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_56,1,18,56,F2A_1263,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_29,HR_1_28_14P,N17,590,40,1000,5000,FPGA_1_18_55,1,18,55,F2A_1264,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,720,40,1000,6000,FPGA_1_18_54,1,18,54,F2A_1265,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,720,40,1000,6000,FPGA_1_18_53,1,18,53,F2A_1266,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,720,40,1000,6000,FPGA_1_18_52,1,18,52,F2A_1267,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,720,40,1000,6000,FPGA_1_18_51,1,18,51,F2A_1268,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,720,40,1000,6000,FPGA_1_18_50,1,18,50,F2A_1269,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,720,40,1000,6000,FPGA_1_18_49,1,18,49,F2A_1270,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_30,HR_1_29_14N,N18,720,40,1000,6000,FPGA_1_18_48,1,18,48,F2A_1271,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,460,40,1000,4000,FPGA_1_19_23,1,19,23,A2F_1296,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,460,40,1000,4000,FPGA_1_19_22,1,19,22,A2F_1297,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,460,40,1000,4000,FPGA_1_19_21,1,19,21,A2F_1298,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_20,1,19,20,A2F_1299,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_19,1,19,19,A2F_1300,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_18,1,19,18,A2F_1301,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_17,1,19,17,A2F_1302,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_16,1,19,16,A2F_1303,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_15,1,19,15,A2F_1304,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_14,1,19,14,A2F_1305,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_13,1,19,13,A2F_1306,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,980,40,2000,1000,FPGA_1_19_12,1,19,12,A2F_1307,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,70,40,1000,1000,FPGA_1_19_71,1,19,71,F2A_1320,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_70,1,19,70,F2A_1321,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_69,1,19,69,F2A_1322,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_68,1,19,68,F2A_1323,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_67,1,19,67,F2A_1324,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_66,1,19,66,F2A_1325,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_65,1,19,65,F2A_1326,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_64,1,19,64,F2A_1327,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_63,1,19,63,F2A_1328,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,200,40,1000,2000,FPGA_1_19_62,1,19,62,F2A_1329,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,330,40,1000,3000,FPGA_1_19_61,1,19,61,F2A_1330,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,330,40,1000,3000,FPGA_1_19_60,1,19,60,F2A_1331,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,330,40,1000,3000,FPGA_1_19_59,1,19,59,F2A_1332,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,330,40,1000,3000,FPGA_1_19_58,1,19,58,F2A_1333,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_57,1,19,57,F2A_1334,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_56,1,19,56,F2A_1335,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_31,HR_1_30_15P,M18,590,40,1000,5000,FPGA_1_19_55,1,19,55,F2A_1336,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,720,40,1000,6000,FPGA_1_19_54,1,19,54,F2A_1337,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,720,40,1000,6000,FPGA_1_19_53,1,19,53,F2A_1338,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,720,40,1000,6000,FPGA_1_19_52,1,19,52,F2A_1339,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,720,40,1000,6000,FPGA_1_19_51,1,19,51,F2A_1340,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,720,40,1000,6000,FPGA_1_19_50,1,19,50,F2A_1341,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,720,40,1000,6000,FPGA_1_19_49,1,19,49,F2A_1342,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_32,HR_1_31_15N,M19,720,40,1000,6000,FPGA_1_19_48,1,19,48,F2A_1343,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,460,40,1000,4000,FPGA_1_20_23,1,20,23,A2F_1368,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,460,40,1000,4000,FPGA_1_20_22,1,20,22,A2F_1369,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,460,40,1000,4000,FPGA_1_20_21,1,20,21,A2F_1370,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_20,1,20,20,A2F_1371,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_19,1,20,19,A2F_1372,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_18,1,20,18,A2F_1373,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_17,1,20,17,A2F_1374,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_16,1,20,16,A2F_1375,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_15,1,20,15,A2F_1376,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_14,1,20,14,A2F_1377,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_13,1,20,13,A2F_1378,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,980,40,2000,1000,FPGA_1_20_12,1,20,12,A2F_1379,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,70,40,1000,1000,FPGA_1_20_71,1,20,71,F2A_1392,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_70,1,20,70,F2A_1393,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_69,1,20,69,F2A_1394,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_68,1,20,68,F2A_1395,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_67,1,20,67,F2A_1396,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_66,1,20,66,F2A_1397,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_65,1,20,65,F2A_1398,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_64,1,20,64,F2A_1399,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_63,1,20,63,F2A_1400,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,200,40,1000,2000,FPGA_1_20_62,1,20,62,F2A_1401,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,330,40,1000,3000,FPGA_1_20_61,1,20,61,F2A_1402,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,330,40,1000,3000,FPGA_1_20_60,1,20,60,F2A_1403,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,330,40,1000,3000,FPGA_1_20_59,1,20,59,F2A_1404,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,330,40,1000,3000,FPGA_1_20_58,1,20,58,F2A_1405,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_57,1,20,57,F2A_1406,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_56,1,20,56,F2A_1407,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_33,HR_1_32_16P,H22,590,40,1000,5000,FPGA_1_20_55,1,20,55,F2A_1408,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,720,40,1000,6000,FPGA_1_20_54,1,20,54,F2A_1409,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,720,40,1000,6000,FPGA_1_20_53,1,20,53,F2A_1410,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,720,40,1000,6000,FPGA_1_20_52,1,20,52,F2A_1411,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,720,40,1000,6000,FPGA_1_20_51,1,20,51,F2A_1412,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,720,40,1000,6000,FPGA_1_20_50,1,20,50,F2A_1413,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,720,40,1000,6000,FPGA_1_20_49,1,20,49,F2A_1414,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_34,HR_1_33_16N,J22,720,40,1000,6000,FPGA_1_20_48,1,20,48,F2A_1415,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,460,40,1000,4000,FPGA_1_21_23,1,21,23,A2F_1440,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,460,40,1000,4000,FPGA_1_21_22,1,21,22,A2F_1441,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,460,40,1000,4000,FPGA_1_21_21,1,21,21,A2F_1442,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_20,1,21,20,A2F_1443,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_19,1,21,19,A2F_1444,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_18,1,21,18,A2F_1445,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_17,1,21,17,A2F_1446,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_16,1,21,16,A2F_1447,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_15,1,21,15,A2F_1448,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_14,1,21,14,A2F_1449,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_13,1,21,13,A2F_1450,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,980,40,2000,1000,FPGA_1_21_12,1,21,12,A2F_1451,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,70,40,1000,1000,FPGA_1_21_71,1,21,71,F2A_1464,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_70,1,21,70,F2A_1465,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_69,1,21,69,F2A_1466,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_68,1,21,68,F2A_1467,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_67,1,21,67,F2A_1468,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_66,1,21,66,F2A_1469,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_65,1,21,65,F2A_1470,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_64,1,21,64,F2A_1471,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_63,1,21,63,F2A_1472,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,200,40,1000,2000,FPGA_1_21_62,1,21,62,F2A_1473,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,330,40,1000,3000,FPGA_1_21_61,1,21,61,F2A_1474,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,330,40,1000,3000,FPGA_1_21_60,1,21,60,F2A_1475,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,330,40,1000,3000,FPGA_1_21_59,1,21,59,F2A_1476,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,330,40,1000,3000,FPGA_1_21_58,1,21,58,F2A_1477,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_57,1,21,57,F2A_1478,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_56,1,21,56,F2A_1479,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_35,HR_1_34_17P,J21,590,40,1000,5000,FPGA_1_21_55,1,21,55,F2A_1480,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,720,40,1000,6000,FPGA_1_21_54,1,21,54,F2A_1481,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,720,40,1000,6000,FPGA_1_21_53,1,21,53,F2A_1482,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,720,40,1000,6000,FPGA_1_21_52,1,21,52,F2A_1483,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,720,40,1000,6000,FPGA_1_21_51,1,21,51,F2A_1484,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,720,40,1000,6000,FPGA_1_21_50,1,21,50,F2A_1485,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,720,40,1000,6000,FPGA_1_21_49,1,21,49,F2A_1486,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_36,HR_1_35_17N,H21,720,40,1000,6000,FPGA_1_21_48,1,21,48,F2A_1487,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,460,40,1000,4000,FPGA_1_22_23,1,22,23,A2F_1512,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,460,40,1000,4000,FPGA_1_22_22,1,22,22,A2F_1513,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,460,40,1000,4000,FPGA_1_22_21,1,22,21,A2F_1514,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_20,1,22,20,A2F_1515,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_19,1,22,19,A2F_1516,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_18,1,22,18,A2F_1517,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_17,1,22,17,A2F_1518,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_16,1,22,16,A2F_1519,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_15,1,22,15,A2F_1520,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_14,1,22,14,A2F_1521,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_13,1,22,13,A2F_1522,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,980,40,2000,1000,FPGA_1_22_12,1,22,12,A2F_1523,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,70,40,1000,1000,FPGA_1_22_71,1,22,71,F2A_1536,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_70,1,22,70,F2A_1537,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_69,1,22,69,F2A_1538,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_68,1,22,68,F2A_1539,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_67,1,22,67,F2A_1540,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_66,1,22,66,F2A_1541,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_65,1,22,65,F2A_1542,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_64,1,22,64,F2A_1543,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_63,1,22,63,F2A_1544,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,200,40,1000,2000,FPGA_1_22_62,1,22,62,F2A_1545,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,330,40,1000,3000,FPGA_1_22_61,1,22,61,F2A_1546,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,330,40,1000,3000,FPGA_1_22_60,1,22,60,F2A_1547,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,330,40,1000,3000,FPGA_1_22_59,1,22,59,F2A_1548,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,330,40,1000,3000,FPGA_1_22_58,1,22,58,F2A_1549,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_57,1,22,57,F2A_1550,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_56,1,22,56,F2A_1551,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_37,HR_1_36_18P,K20,590,40,1000,5000,FPGA_1_22_55,1,22,55,F2A_1552,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,720,40,1000,6000,FPGA_1_22_54,1,22,54,F2A_1553,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,720,40,1000,6000,FPGA_1_22_53,1,22,53,F2A_1554,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,720,40,1000,6000,FPGA_1_22_52,1,22,52,F2A_1555,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,720,40,1000,6000,FPGA_1_22_51,1,22,51,F2A_1556,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,720,40,1000,6000,FPGA_1_22_50,1,22,50,F2A_1557,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,720,40,1000,6000,FPGA_1_22_49,1,22,49,F2A_1558,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_38,HR_1_37_18N,K19,720,40,1000,6000,FPGA_1_22_48,1,22,48,F2A_1559,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,460,40,1000,4000,FPGA_1_23_23,1,23,23,A2F_1584,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,460,40,1000,4000,FPGA_1_23_22,1,23,22,A2F_1585,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,460,40,1000,4000,FPGA_1_23_21,1,23,21,A2F_1586,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_20,1,23,20,A2F_1587,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_19,1,23,19,A2F_1588,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_18,1,23,18,A2F_1589,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_17,1,23,17,A2F_1590,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_16,1,23,16,A2F_1591,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_15,1,23,15,A2F_1592,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_14,1,23,14,A2F_1593,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_13,1,23,13,A2F_1594,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,980,40,2000,1000,FPGA_1_23_12,1,23,12,A2F_1595,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,70,40,1000,1000,FPGA_1_23_71,1,23,71,F2A_1608,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_70,1,23,70,F2A_1609,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_69,1,23,69,F2A_1610,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_68,1,23,68,F2A_1611,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_67,1,23,67,F2A_1612,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_66,1,23,66,F2A_1613,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_65,1,23,65,F2A_1614,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_64,1,23,64,F2A_1615,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_63,1,23,63,F2A_1616,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,200,40,1000,2000,FPGA_1_23_62,1,23,62,F2A_1617,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,330,40,1000,3000,FPGA_1_23_61,1,23,61,F2A_1618,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,330,40,1000,3000,FPGA_1_23_60,1,23,60,F2A_1619,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,330,40,1000,3000,FPGA_1_23_59,1,23,59,F2A_1620,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,330,40,1000,3000,FPGA_1_23_58,1,23,58,F2A_1621,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_57,1,23,57,F2A_1622,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_56,1,23,56,F2A_1623,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_39,HR_1_CC_38_19P,L19,590,40,1000,5000,FPGA_1_23_55,1,23,55,F2A_1624,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,720,40,1000,6000,FPGA_1_23_54,1,23,54,F2A_1625,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,720,40,1000,6000,FPGA_1_23_53,1,23,53,F2A_1626,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,720,40,1000,6000,FPGA_1_23_52,1,23,52,F2A_1627,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,720,40,1000,6000,FPGA_1_23_51,1,23,51,F2A_1628,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,720,40,1000,6000,FPGA_1_23_50,1,23,50,F2A_1629,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,720,40,1000,6000,FPGA_1_23_49,1,23,49,F2A_1630,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_1_40,HR_1_CC_39_19N,L18,720,40,1000,6000,FPGA_1_23_48,1,23,48,F2A_1631,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_24_23,1,24,23,A2F_1656,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_24_22,1,24,22,A2F_1657,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_24_21,1,24,21,A2F_1658,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_24_20,1,24,20,A2F_1659,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_24_19,1,24,19,A2F_1660,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_24_18,1,24,18,A2F_1661,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_24_17,1,24,17,A2F_1662,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_24_16,1,24,16,A2F_1663,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_24_15,1,24,15,A2F_1664,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_24_14,1,24,14,A2F_1665,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_24_13,1,24,13,A2F_1666,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_71,1,24,71,F2A_1680,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_70,1,24,70,F2A_1681,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_69,1,24,69,F2A_1682,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_68,1,24,68,F2A_1683,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_67,1,24,67,F2A_1684,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_66,1,24,66,F2A_1685,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_65,1,24,65,F2A_1686,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_64,1,24,64,F2A_1687,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_24_63,1,24,63,F2A_1688,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_25_23,1,25,23,A2F_1728,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_25_22,1,25,22,A2F_1729,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,460,40,1000,4000,FPGA_1_25_21,1,25,21,A2F_1730,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_20,1,25,20,A2F_1731,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_19,1,25,19,A2F_1732,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_18,1,25,18,A2F_1733,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_17,1,25,17,A2F_1734,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_16,1,25,16,A2F_1735,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_15,1,25,15,A2F_1736,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_14,1,25,14,A2F_1737,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_13,1,25,13,A2F_1738,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,980,40,2000,1000,FPGA_1_25_12,1,25,12,A2F_1739,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,70,40,1000,1000,FPGA_1_25_71,1,25,71,F2A_1752,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_70,1,25,70,F2A_1753,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_69,1,25,69,F2A_1754,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_68,1,25,68,F2A_1755,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_67,1,25,67,F2A_1756,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_66,1,25,66,F2A_1757,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_65,1,25,65,F2A_1758,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_64,1,25,64,F2A_1759,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_63,1,25,63,F2A_1760,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,200,40,1000,2000,FPGA_1_25_62,1,25,62,F2A_1761,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_25_61,1,25,61,F2A_1762,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_25_60,1,25,60,F2A_1763,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_25_59,1,25,59,F2A_1764,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,330,40,1000,3000,FPGA_1_25_58,1,25,58,F2A_1765,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_57,1,25,57,F2A_1766,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_56,1,25,56,F2A_1767,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_1,HR_2_0_0P,J20,590,40,1000,5000,FPGA_1_25_55,1,25,55,F2A_1768,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,720,40,1000,6000,FPGA_1_25_54,1,25,54,F2A_1769,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,720,40,1000,6000,FPGA_1_25_53,1,25,53,F2A_1770,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,720,40,1000,6000,FPGA_1_25_52,1,25,52,F2A_1771,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,720,40,1000,6000,FPGA_1_25_51,1,25,51,F2A_1772,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,720,40,1000,6000,FPGA_1_25_50,1,25,50,F2A_1773,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,720,40,1000,6000,FPGA_1_25_49,1,25,49,F2A_1774,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_2,HR_2_1_0N,H20,720,40,1000,6000,FPGA_1_25_48,1,25,48,F2A_1775,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,460,40,1000,4000,FPGA_1_26_23,1,26,23,A2F_1800,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,460,40,1000,4000,FPGA_1_26_22,1,26,22,A2F_1801,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,460,40,1000,4000,FPGA_1_26_21,1,26,21,A2F_1802,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_20,1,26,20,A2F_1803,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_19,1,26,19,A2F_1804,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_18,1,26,18,A2F_1805,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_17,1,26,17,A2F_1806,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_16,1,26,16,A2F_1807,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_15,1,26,15,A2F_1808,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_14,1,26,14,A2F_1809,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_13,1,26,13,A2F_1810,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,980,40,2000,1000,FPGA_1_26_12,1,26,12,A2F_1811,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,70,40,1000,1000,FPGA_1_26_71,1,26,71,F2A_1824,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_70,1,26,70,F2A_1825,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_69,1,26,69,F2A_1826,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_68,1,26,68,F2A_1827,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_67,1,26,67,F2A_1828,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_66,1,26,66,F2A_1829,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_65,1,26,65,F2A_1830,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_64,1,26,64,F2A_1831,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_63,1,26,63,F2A_1832,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,200,40,1000,2000,FPGA_1_26_62,1,26,62,F2A_1833,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,330,40,1000,3000,FPGA_1_26_61,1,26,61,F2A_1834,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,330,40,1000,3000,FPGA_1_26_60,1,26,60,F2A_1835,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,330,40,1000,3000,FPGA_1_26_59,1,26,59,F2A_1836,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,330,40,1000,3000,FPGA_1_26_58,1,26,58,F2A_1837,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_57,1,26,57,F2A_1838,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_56,1,26,56,F2A_1839,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_3,HR_2_2_1P,E22,590,40,1000,5000,FPGA_1_26_55,1,26,55,F2A_1840,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,720,40,1000,6000,FPGA_1_26_54,1,26,54,F2A_1841,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,720,40,1000,6000,FPGA_1_26_53,1,26,53,F2A_1842,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,720,40,1000,6000,FPGA_1_26_52,1,26,52,F2A_1843,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,720,40,1000,6000,FPGA_1_26_51,1,26,51,F2A_1844,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,720,40,1000,6000,FPGA_1_26_50,1,26,50,F2A_1845,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,720,40,1000,6000,FPGA_1_26_49,1,26,49,F2A_1846,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_4,HR_2_3_1N,F22,720,40,1000,6000,FPGA_1_26_48,1,26,48,F2A_1847,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,460,40,1000,4000,FPGA_1_27_23,1,27,23,A2F_1872,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,460,40,1000,4000,FPGA_1_27_22,1,27,22,A2F_1873,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,460,40,1000,4000,FPGA_1_27_21,1,27,21,A2F_1874,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_20,1,27,20,A2F_1875,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_19,1,27,19,A2F_1876,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_18,1,27,18,A2F_1877,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_17,1,27,17,A2F_1878,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_16,1,27,16,A2F_1879,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_15,1,27,15,A2F_1880,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_14,1,27,14,A2F_1881,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_13,1,27,13,A2F_1882,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,980,40,2000,1000,FPGA_1_27_12,1,27,12,A2F_1883,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,70,40,1000,1000,FPGA_1_27_71,1,27,71,F2A_1896,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_70,1,27,70,F2A_1897,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_69,1,27,69,F2A_1898,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_68,1,27,68,F2A_1899,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_67,1,27,67,F2A_1900,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_66,1,27,66,F2A_1901,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_65,1,27,65,F2A_1902,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_64,1,27,64,F2A_1903,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_63,1,27,63,F2A_1904,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,200,40,1000,2000,FPGA_1_27_62,1,27,62,F2A_1905,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,330,40,1000,3000,FPGA_1_27_61,1,27,61,F2A_1906,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,330,40,1000,3000,FPGA_1_27_60,1,27,60,F2A_1907,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,330,40,1000,3000,FPGA_1_27_59,1,27,59,F2A_1908,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,330,40,1000,3000,FPGA_1_27_58,1,27,58,F2A_1909,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_57,1,27,57,F2A_1910,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_56,1,27,56,F2A_1911,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_5,HR_2_4_2P,C22,590,40,1000,5000,FPGA_1_27_55,1,27,55,F2A_1912,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,720,40,1000,6000,FPGA_1_27_54,1,27,54,F2A_1913,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,720,40,1000,6000,FPGA_1_27_53,1,27,53,F2A_1914,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,720,40,1000,6000,FPGA_1_27_52,1,27,52,F2A_1915,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,720,40,1000,6000,FPGA_1_27_51,1,27,51,F2A_1916,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,720,40,1000,6000,FPGA_1_27_50,1,27,50,F2A_1917,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,720,40,1000,6000,FPGA_1_27_49,1,27,49,F2A_1918,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_6,HR_2_5_2N,B22,720,40,1000,6000,FPGA_1_27_48,1,27,48,F2A_1919,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,460,40,1000,4000,FPGA_1_28_23,1,28,23,A2F_1944,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,460,40,1000,4000,FPGA_1_28_22,1,28,22,A2F_1945,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,460,40,1000,4000,FPGA_1_28_21,1,28,21,A2F_1946,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_20,1,28,20,A2F_1947,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_19,1,28,19,A2F_1948,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_18,1,28,18,A2F_1949,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_17,1,28,17,A2F_1950,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_16,1,28,16,A2F_1951,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_15,1,28,15,A2F_1952,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_14,1,28,14,A2F_1953,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_13,1,28,13,A2F_1954,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,980,40,2000,1000,FPGA_1_28_12,1,28,12,A2F_1955,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,70,40,1000,1000,FPGA_1_28_71,1,28,71,F2A_1968,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_70,1,28,70,F2A_1969,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_69,1,28,69,F2A_1970,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_68,1,28,68,F2A_1971,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_67,1,28,67,F2A_1972,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_66,1,28,66,F2A_1973,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_65,1,28,65,F2A_1974,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_64,1,28,64,F2A_1975,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_63,1,28,63,F2A_1976,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,200,40,1000,2000,FPGA_1_28_62,1,28,62,F2A_1977,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,330,40,1000,3000,FPGA_1_28_61,1,28,61,F2A_1978,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,330,40,1000,3000,FPGA_1_28_60,1,28,60,F2A_1979,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,330,40,1000,3000,FPGA_1_28_59,1,28,59,F2A_1980,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,330,40,1000,3000,FPGA_1_28_58,1,28,58,F2A_1981,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_57,1,28,57,F2A_1982,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_56,1,28,56,F2A_1983,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_7,HR_2_6_3P,D21,590,40,1000,5000,FPGA_1_28_55,1,28,55,F2A_1984,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,720,40,1000,6000,FPGA_1_28_54,1,28,54,F2A_1985,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,720,40,1000,6000,FPGA_1_28_53,1,28,53,F2A_1986,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,720,40,1000,6000,FPGA_1_28_52,1,28,52,F2A_1987,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,720,40,1000,6000,FPGA_1_28_51,1,28,51,F2A_1988,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,720,40,1000,6000,FPGA_1_28_50,1,28,50,F2A_1989,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,720,40,1000,6000,FPGA_1_28_49,1,28,49,F2A_1990,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_8,HR_2_7_3N,E21,720,40,1000,6000,FPGA_1_28_48,1,28,48,F2A_1991,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,460,40,1000,4000,FPGA_1_29_23,1,29,23,A2F_2016,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,460,40,1000,4000,FPGA_1_29_22,1,29,22,A2F_2017,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,460,40,1000,4000,FPGA_1_29_21,1,29,21,A2F_2018,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_20,1,29,20,A2F_2019,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_19,1,29,19,A2F_2020,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_18,1,29,18,A2F_2021,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_17,1,29,17,A2F_2022,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_16,1,29,16,A2F_2023,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_15,1,29,15,A2F_2024,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_14,1,29,14,A2F_2025,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_13,1,29,13,A2F_2026,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,980,40,2000,1000,FPGA_1_29_12,1,29,12,A2F_2027,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,70,40,1000,1000,FPGA_1_29_71,1,29,71,F2A_2040,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_70,1,29,70,F2A_2041,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_69,1,29,69,F2A_2042,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_68,1,29,68,F2A_2043,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_67,1,29,67,F2A_2044,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_66,1,29,66,F2A_2045,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_65,1,29,65,F2A_2046,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_64,1,29,64,F2A_2047,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_63,1,29,63,F2A_2048,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,200,40,1000,2000,FPGA_1_29_62,1,29,62,F2A_2049,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,330,40,1000,3000,FPGA_1_29_61,1,29,61,F2A_2050,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,330,40,1000,3000,FPGA_1_29_60,1,29,60,F2A_2051,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,330,40,1000,3000,FPGA_1_29_59,1,29,59,F2A_2052,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,330,40,1000,3000,FPGA_1_29_58,1,29,58,F2A_2053,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_57,1,29,57,F2A_2054,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_56,1,29,56,F2A_2055,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_9,HR_2_8_4P,K18,590,40,1000,5000,FPGA_1_29_55,1,29,55,F2A_2056,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,720,40,1000,6000,FPGA_1_29_54,1,29,54,F2A_2057,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,720,40,1000,6000,FPGA_1_29_53,1,29,53,F2A_2058,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,720,40,1000,6000,FPGA_1_29_52,1,29,52,F2A_2059,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,720,40,1000,6000,FPGA_1_29_51,1,29,51,F2A_2060,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,720,40,1000,6000,FPGA_1_29_50,1,29,50,F2A_2061,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,720,40,1000,6000,FPGA_1_29_49,1,29,49,F2A_2062,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_10,HR_2_9_4N,K17,720,40,1000,6000,FPGA_1_29_48,1,29,48,F2A_2063,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,460,40,1000,4000,FPGA_1_30_23,1,30,23,A2F_2088,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,460,40,1000,4000,FPGA_1_30_22,1,30,22,A2F_2089,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,460,40,1000,4000,FPGA_1_30_21,1,30,21,A2F_2090,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_20,1,30,20,A2F_2091,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_19,1,30,19,A2F_2092,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_18,1,30,18,A2F_2093,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_17,1,30,17,A2F_2094,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_16,1,30,16,A2F_2095,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_15,1,30,15,A2F_2096,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_14,1,30,14,A2F_2097,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_13,1,30,13,A2F_2098,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,980,40,2000,1000,FPGA_1_30_12,1,30,12,A2F_2099,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,70,40,1000,1000,FPGA_1_30_71,1,30,71,F2A_2112,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_70,1,30,70,F2A_2113,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_69,1,30,69,F2A_2114,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_68,1,30,68,F2A_2115,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_67,1,30,67,F2A_2116,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_66,1,30,66,F2A_2117,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_65,1,30,65,F2A_2118,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_64,1,30,64,F2A_2119,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_63,1,30,63,F2A_2120,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,200,40,1000,2000,FPGA_1_30_62,1,30,62,F2A_2121,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,330,40,1000,3000,FPGA_1_30_61,1,30,61,F2A_2122,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,330,40,1000,3000,FPGA_1_30_60,1,30,60,F2A_2123,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,330,40,1000,3000,FPGA_1_30_59,1,30,59,F2A_2124,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,330,40,1000,3000,FPGA_1_30_58,1,30,58,F2A_2125,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_57,1,30,57,F2A_2126,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_56,1,30,56,F2A_2127,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_11,HR_2_10_5P,G20,590,40,1000,5000,FPGA_1_30_55,1,30,55,F2A_2128,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,720,40,1000,6000,FPGA_1_30_54,1,30,54,F2A_2129,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,720,40,1000,6000,FPGA_1_30_53,1,30,53,F2A_2130,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,720,40,1000,6000,FPGA_1_30_52,1,30,52,F2A_2131,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,720,40,1000,6000,FPGA_1_30_51,1,30,51,F2A_2132,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,720,40,1000,6000,FPGA_1_30_50,1,30,50,F2A_2133,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,720,40,1000,6000,FPGA_1_30_49,1,30,49,F2A_2134,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_12,HR_2_11_5N,F20,720,40,1000,6000,FPGA_1_30_48,1,30,48,F2A_2135,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,460,40,1000,4000,FPGA_1_31_23,1,31,23,A2F_2160,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,460,40,1000,4000,FPGA_1_31_22,1,31,22,A2F_2161,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,460,40,1000,4000,FPGA_1_31_21,1,31,21,A2F_2162,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_20,1,31,20,A2F_2163,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_19,1,31,19,A2F_2164,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_18,1,31,18,A2F_2165,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_17,1,31,17,A2F_2166,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_16,1,31,16,A2F_2167,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_15,1,31,15,A2F_2168,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_14,1,31,14,A2F_2169,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_13,1,31,13,A2F_2170,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,980,40,2000,1000,FPGA_1_31_12,1,31,12,A2F_2171,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,70,40,1000,1000,FPGA_1_31_71,1,31,71,F2A_2184,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_70,1,31,70,F2A_2185,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_69,1,31,69,F2A_2186,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_68,1,31,68,F2A_2187,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_67,1,31,67,F2A_2188,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_66,1,31,66,F2A_2189,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_65,1,31,65,F2A_2190,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_64,1,31,64,F2A_2191,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_63,1,31,63,F2A_2192,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,200,40,1000,2000,FPGA_1_31_62,1,31,62,F2A_2193,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,330,40,1000,3000,FPGA_1_31_61,1,31,61,F2A_2194,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,330,40,1000,3000,FPGA_1_31_60,1,31,60,F2A_2195,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,330,40,1000,3000,FPGA_1_31_59,1,31,59,F2A_2196,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,330,40,1000,3000,FPGA_1_31_58,1,31,58,F2A_2197,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_57,1,31,57,F2A_2198,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_56,1,31,56,F2A_2199,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_13,HR_2_12_6P,C20,590,40,1000,5000,FPGA_1_31_55,1,31,55,F2A_2200,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,720,40,1000,6000,FPGA_1_31_54,1,31,54,F2A_2201,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,720,40,1000,6000,FPGA_1_31_53,1,31,53,F2A_2202,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,720,40,1000,6000,FPGA_1_31_52,1,31,52,F2A_2203,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,720,40,1000,6000,FPGA_1_31_51,1,31,51,F2A_2204,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,720,40,1000,6000,FPGA_1_31_50,1,31,50,F2A_2205,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,720,40,1000,6000,FPGA_1_31_49,1,31,49,F2A_2206,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_14,HR_2_13_6N,C21,720,40,1000,6000,FPGA_1_31_48,1,31,48,F2A_2207,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,460,40,1000,4000,FPGA_1_32_23,1,32,23,A2F_2232,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,460,40,1000,4000,FPGA_1_32_22,1,32,22,A2F_2233,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,460,40,1000,4000,FPGA_1_32_21,1,32,21,A2F_2234,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_20,1,32,20,A2F_2235,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_19,1,32,19,A2F_2236,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_18,1,32,18,A2F_2237,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_17,1,32,17,A2F_2238,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_16,1,32,16,A2F_2239,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_15,1,32,15,A2F_2240,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_14,1,32,14,A2F_2241,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_13,1,32,13,A2F_2242,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,980,40,2000,1000,FPGA_1_32_12,1,32,12,A2F_2243,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,70,40,1000,1000,FPGA_1_32_71,1,32,71,F2A_2256,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_70,1,32,70,F2A_2257,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_69,1,32,69,F2A_2258,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_68,1,32,68,F2A_2259,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_67,1,32,67,F2A_2260,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_66,1,32,66,F2A_2261,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_65,1,32,65,F2A_2262,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_64,1,32,64,F2A_2263,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_63,1,32,63,F2A_2264,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,200,40,1000,2000,FPGA_1_32_62,1,32,62,F2A_2265,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,330,40,1000,3000,FPGA_1_32_61,1,32,61,F2A_2266,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,330,40,1000,3000,FPGA_1_32_60,1,32,60,F2A_2267,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,330,40,1000,3000,FPGA_1_32_59,1,32,59,F2A_2268,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,330,40,1000,3000,FPGA_1_32_58,1,32,58,F2A_2269,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_57,1,32,57,F2A_2270,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_56,1,32,56,F2A_2271,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_15,HR_2_14_7P,D20,590,40,1000,5000,FPGA_1_32_55,1,32,55,F2A_2272,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,720,40,1000,6000,FPGA_1_32_54,1,32,54,F2A_2273,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,720,40,1000,6000,FPGA_1_32_53,1,32,53,F2A_2274,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,720,40,1000,6000,FPGA_1_32_52,1,32,52,F2A_2275,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,720,40,1000,6000,FPGA_1_32_51,1,32,51,F2A_2276,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,720,40,1000,6000,FPGA_1_32_50,1,32,50,F2A_2277,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,720,40,1000,6000,FPGA_1_32_49,1,32,49,F2A_2278,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_16,HR_2_15_7N,E20,720,40,1000,6000,FPGA_1_32_48,1,32,48,F2A_2279,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,460,40,1000,4000,FPGA_1_33_23,1,33,23,A2F_2304,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,460,40,1000,4000,FPGA_1_33_22,1,33,22,A2F_2305,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,460,40,1000,4000,FPGA_1_33_21,1,33,21,A2F_2306,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_20,1,33,20,A2F_2307,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_19,1,33,19,A2F_2308,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_18,1,33,18,A2F_2309,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_17,1,33,17,A2F_2310,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_16,1,33,16,A2F_2311,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_15,1,33,15,A2F_2312,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_14,1,33,14,A2F_2313,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_13,1,33,13,A2F_2314,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,980,40,2000,1000,FPGA_1_33_12,1,33,12,A2F_2315,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,70,40,1000,1000,FPGA_1_33_71,1,33,71,F2A_2328,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_70,1,33,70,F2A_2329,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_69,1,33,69,F2A_2330,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_68,1,33,68,F2A_2331,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_67,1,33,67,F2A_2332,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_66,1,33,66,F2A_2333,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_65,1,33,65,F2A_2334,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_64,1,33,64,F2A_2335,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_63,1,33,63,F2A_2336,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,200,40,1000,2000,FPGA_1_33_62,1,33,62,F2A_2337,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,330,40,1000,3000,FPGA_1_33_61,1,33,61,F2A_2338,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,330,40,1000,3000,FPGA_1_33_60,1,33,60,F2A_2339,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,330,40,1000,3000,FPGA_1_33_59,1,33,59,F2A_2340,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,330,40,1000,3000,FPGA_1_33_58,1,33,58,F2A_2341,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_57,1,33,57,F2A_2342,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_56,1,33,56,F2A_2343,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_17,HR_2_16_8P,J18,590,40,1000,5000,FPGA_1_33_55,1,33,55,F2A_2344,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,720,40,1000,6000,FPGA_1_33_54,1,33,54,F2A_2345,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,720,40,1000,6000,FPGA_1_33_53,1,33,53,F2A_2346,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,720,40,1000,6000,FPGA_1_33_52,1,33,52,F2A_2347,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,720,40,1000,6000,FPGA_1_33_51,1,33,51,F2A_2348,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,720,40,1000,6000,FPGA_1_33_50,1,33,50,F2A_2349,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,720,40,1000,6000,FPGA_1_33_49,1,33,49,F2A_2350,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_18,HR_2_17_8N,H18,720,40,1000,6000,FPGA_1_33_48,1,33,48,F2A_2351,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,460,40,1000,4000,FPGA_1_34_23,1,34,23,A2F_2376,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,460,40,1000,4000,FPGA_1_34_22,1,34,22,A2F_2377,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,460,40,1000,4000,FPGA_1_34_21,1,34,21,A2F_2378,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_20,1,34,20,A2F_2379,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_19,1,34,19,A2F_2380,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_18,1,34,18,A2F_2381,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_17,1,34,17,A2F_2382,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_16,1,34,16,A2F_2383,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_15,1,34,15,A2F_2384,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_14,1,34,14,A2F_2385,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_13,1,34,13,A2F_2386,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,980,40,2000,1000,FPGA_1_34_12,1,34,12,A2F_2387,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,70,40,1000,1000,FPGA_1_34_71,1,34,71,F2A_2400,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_70,1,34,70,F2A_2401,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_69,1,34,69,F2A_2402,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_68,1,34,68,F2A_2403,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_67,1,34,67,F2A_2404,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_66,1,34,66,F2A_2405,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_65,1,34,65,F2A_2406,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_64,1,34,64,F2A_2407,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_63,1,34,63,F2A_2408,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,200,40,1000,2000,FPGA_1_34_62,1,34,62,F2A_2409,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,330,40,1000,3000,FPGA_1_34_61,1,34,61,F2A_2410,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,330,40,1000,3000,FPGA_1_34_60,1,34,60,F2A_2411,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,330,40,1000,3000,FPGA_1_34_59,1,34,59,F2A_2412,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,330,40,1000,3000,FPGA_1_34_58,1,34,58,F2A_2413,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_57,1,34,57,F2A_2414,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_56,1,34,56,F2A_2415,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_19,HR_2_CC_18_9P,F19,590,40,1000,5000,FPGA_1_34_55,1,34,55,F2A_2416,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,720,40,1000,6000,FPGA_1_34_54,1,34,54,F2A_2417,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,720,40,1000,6000,FPGA_1_34_53,1,34,53,F2A_2418,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,720,40,1000,6000,FPGA_1_34_52,1,34,52,F2A_2419,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,720,40,1000,6000,FPGA_1_34_51,1,34,51,F2A_2420,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,720,40,1000,6000,FPGA_1_34_50,1,34,50,F2A_2421,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,720,40,1000,6000,FPGA_1_34_49,1,34,49,F2A_2422,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_20,HR_2_CC_19_9N,G19,720,40,1000,6000,FPGA_1_34_48,1,34,48,F2A_2423,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_35_23,1,35,23,A2F_2448,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_35_22,1,35,22,A2F_2449,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_35_21,1,35,21,A2F_2450,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_35_20,1,35,20,A2F_2451,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_35_19,1,35,19,A2F_2452,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_35_18,1,35,18,A2F_2453,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_35_17,1,35,17,A2F_2454,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_35_16,1,35,16,A2F_2455,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_35_15,1,35,15,A2F_2456,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_35_14,1,35,14,A2F_2457,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_35_13,1,35,13,A2F_2458,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_71,1,35,71,F2A_2472,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_70,1,35,70,F2A_2473,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_69,1,35,69,F2A_2474,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_68,1,35,68,F2A_2475,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_67,1,35,67,F2A_2476,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_66,1,35,66,F2A_2477,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_65,1,35,65,F2A_2478,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_64,1,35,64,F2A_2479,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_35_63,1,35,63,F2A_2480,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_36_23,1,36,23,A2F_2520,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_36_22,1,36,22,A2F_2521,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,460,40,1000,4000,FPGA_1_36_21,1,36,21,A2F_2522,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_20,1,36,20,A2F_2523,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_19,1,36,19,A2F_2524,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_18,1,36,18,A2F_2525,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_17,1,36,17,A2F_2526,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_16,1,36,16,A2F_2527,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_15,1,36,15,A2F_2528,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_14,1,36,14,A2F_2529,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_13,1,36,13,A2F_2530,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,980,40,2000,1000,FPGA_1_36_12,1,36,12,A2F_2531,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,70,40,1000,1000,FPGA_1_36_71,1,36,71,F2A_2544,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_70,1,36,70,F2A_2545,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_69,1,36,69,F2A_2546,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_68,1,36,68,F2A_2547,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_67,1,36,67,F2A_2548,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_66,1,36,66,F2A_2549,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_65,1,36,65,F2A_2550,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_64,1,36,64,F2A_2551,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_63,1,36,63,F2A_2552,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,200,40,1000,2000,FPGA_1_36_62,1,36,62,F2A_2553,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_36_61,1,36,61,F2A_2554,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_36_60,1,36,60,F2A_2555,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_36_59,1,36,59,F2A_2556,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,330,40,1000,3000,FPGA_1_36_58,1,36,58,F2A_2557,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_57,1,36,57,F2A_2558,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_56,1,36,56,F2A_2559,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_21,HR_2_20_10P,E18,590,40,1000,5000,FPGA_1_36_55,1,36,55,F2A_2560,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,720,40,1000,6000,FPGA_1_36_54,1,36,54,F2A_2561,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,720,40,1000,6000,FPGA_1_36_53,1,36,53,F2A_2562,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,720,40,1000,6000,FPGA_1_36_52,1,36,52,F2A_2563,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,720,40,1000,6000,FPGA_1_36_51,1,36,51,F2A_2564,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,720,40,1000,6000,FPGA_1_36_50,1,36,50,F2A_2565,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,720,40,1000,6000,FPGA_1_36_49,1,36,49,F2A_2566,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_22,HR_2_21_10N,E19,720,40,1000,6000,FPGA_1_36_48,1,36,48,F2A_2567,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,460,40,1000,4000,FPGA_1_37_23,1,37,23,A2F_2592,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,460,40,1000,4000,FPGA_1_37_22,1,37,22,A2F_2593,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,460,40,1000,4000,FPGA_1_37_21,1,37,21,A2F_2594,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_20,1,37,20,A2F_2595,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_19,1,37,19,A2F_2596,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_18,1,37,18,A2F_2597,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_17,1,37,17,A2F_2598,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_16,1,37,16,A2F_2599,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_15,1,37,15,A2F_2600,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_14,1,37,14,A2F_2601,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_13,1,37,13,A2F_2602,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,980,40,2000,1000,FPGA_1_37_12,1,37,12,A2F_2603,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,70,40,1000,1000,FPGA_1_37_71,1,37,71,F2A_2616,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_70,1,37,70,F2A_2617,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_69,1,37,69,F2A_2618,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_68,1,37,68,F2A_2619,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_67,1,37,67,F2A_2620,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_66,1,37,66,F2A_2621,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_65,1,37,65,F2A_2622,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_64,1,37,64,F2A_2623,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_63,1,37,63,F2A_2624,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,200,40,1000,2000,FPGA_1_37_62,1,37,62,F2A_2625,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,330,40,1000,3000,FPGA_1_37_61,1,37,61,F2A_2626,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,330,40,1000,3000,FPGA_1_37_60,1,37,60,F2A_2627,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,330,40,1000,3000,FPGA_1_37_59,1,37,59,F2A_2628,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,330,40,1000,3000,FPGA_1_37_58,1,37,58,F2A_2629,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_57,1,37,57,F2A_2630,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_56,1,37,56,F2A_2631,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_23,HR_2_22_11P,G18,590,40,1000,5000,FPGA_1_37_55,1,37,55,F2A_2632,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,720,40,1000,6000,FPGA_1_37_54,1,37,54,F2A_2633,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,720,40,1000,6000,FPGA_1_37_53,1,37,53,F2A_2634,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,720,40,1000,6000,FPGA_1_37_52,1,37,52,F2A_2635,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,720,40,1000,6000,FPGA_1_37_51,1,37,51,F2A_2636,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,720,40,1000,6000,FPGA_1_37_50,1,37,50,F2A_2637,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,720,40,1000,6000,FPGA_1_37_49,1,37,49,F2A_2638,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_24,HR_2_23_11N,F18,720,40,1000,6000,FPGA_1_37_48,1,37,48,F2A_2639,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,460,40,1000,4000,FPGA_1_38_23,1,38,23,A2F_2664,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,460,40,1000,4000,FPGA_1_38_22,1,38,22,A2F_2665,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,460,40,1000,4000,FPGA_1_38_21,1,38,21,A2F_2666,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_20,1,38,20,A2F_2667,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_19,1,38,19,A2F_2668,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_18,1,38,18,A2F_2669,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_17,1,38,17,A2F_2670,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_16,1,38,16,A2F_2671,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_15,1,38,15,A2F_2672,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_14,1,38,14,A2F_2673,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_13,1,38,13,A2F_2674,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,980,40,2000,1000,FPGA_1_38_12,1,38,12,A2F_2675,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,70,40,1000,1000,FPGA_1_38_71,1,38,71,F2A_2688,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_70,1,38,70,F2A_2689,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_69,1,38,69,F2A_2690,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_68,1,38,68,F2A_2691,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_67,1,38,67,F2A_2692,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_66,1,38,66,F2A_2693,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_65,1,38,65,F2A_2694,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_64,1,38,64,F2A_2695,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_63,1,38,63,F2A_2696,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,200,40,1000,2000,FPGA_1_38_62,1,38,62,F2A_2697,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,330,40,1000,3000,FPGA_1_38_61,1,38,61,F2A_2698,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,330,40,1000,3000,FPGA_1_38_60,1,38,60,F2A_2699,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,330,40,1000,3000,FPGA_1_38_59,1,38,59,F2A_2700,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,330,40,1000,3000,FPGA_1_38_58,1,38,58,F2A_2701,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_57,1,38,57,F2A_2702,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_56,1,38,56,F2A_2703,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_25,HR_2_24_12P,H17,590,40,1000,5000,FPGA_1_38_55,1,38,55,F2A_2704,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,720,40,1000,6000,FPGA_1_38_54,1,38,54,F2A_2705,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,720,40,1000,6000,FPGA_1_38_53,1,38,53,F2A_2706,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,720,40,1000,6000,FPGA_1_38_52,1,38,52,F2A_2707,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,720,40,1000,6000,FPGA_1_38_51,1,38,51,F2A_2708,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,720,40,1000,6000,FPGA_1_38_50,1,38,50,F2A_2709,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,720,40,1000,6000,FPGA_1_38_49,1,38,49,F2A_2710,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_26,HR_2_25_12N,G17,720,40,1000,6000,FPGA_1_38_48,1,38,48,F2A_2711,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,460,40,1000,4000,FPGA_1_39_23,1,39,23,A2F_2736,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,460,40,1000,4000,FPGA_1_39_22,1,39,22,A2F_2737,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,460,40,1000,4000,FPGA_1_39_21,1,39,21,A2F_2738,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_20,1,39,20,A2F_2739,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_19,1,39,19,A2F_2740,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_18,1,39,18,A2F_2741,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_17,1,39,17,A2F_2742,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_16,1,39,16,A2F_2743,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_15,1,39,15,A2F_2744,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_14,1,39,14,A2F_2745,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_13,1,39,13,A2F_2746,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,980,40,2000,1000,FPGA_1_39_12,1,39,12,A2F_2747,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,70,40,1000,1000,FPGA_1_39_71,1,39,71,F2A_2760,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_70,1,39,70,F2A_2761,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_69,1,39,69,F2A_2762,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_68,1,39,68,F2A_2763,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_67,1,39,67,F2A_2764,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_66,1,39,66,F2A_2765,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_65,1,39,65,F2A_2766,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_64,1,39,64,F2A_2767,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_63,1,39,63,F2A_2768,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,200,40,1000,2000,FPGA_1_39_62,1,39,62,F2A_2769,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,330,40,1000,3000,FPGA_1_39_61,1,39,61,F2A_2770,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,330,40,1000,3000,FPGA_1_39_60,1,39,60,F2A_2771,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,330,40,1000,3000,FPGA_1_39_59,1,39,59,F2A_2772,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,330,40,1000,3000,FPGA_1_39_58,1,39,58,F2A_2773,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_57,1,39,57,F2A_2774,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_56,1,39,56,F2A_2775,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_27,HR_2_26_13P,A21,590,40,1000,5000,FPGA_1_39_55,1,39,55,F2A_2776,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,720,40,1000,6000,FPGA_1_39_54,1,39,54,F2A_2777,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,720,40,1000,6000,FPGA_1_39_53,1,39,53,F2A_2778,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,720,40,1000,6000,FPGA_1_39_52,1,39,52,F2A_2779,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,720,40,1000,6000,FPGA_1_39_51,1,39,51,F2A_2780,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,720,40,1000,6000,FPGA_1_39_50,1,39,50,F2A_2781,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,720,40,1000,6000,FPGA_1_39_49,1,39,49,F2A_2782,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_28,HR_2_27_13N,A20,720,40,1000,6000,FPGA_1_39_48,1,39,48,F2A_2783,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,460,40,1000,4000,FPGA_1_40_23,1,40,23,A2F_2808,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,460,40,1000,4000,FPGA_1_40_22,1,40,22,A2F_2809,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,460,40,1000,4000,FPGA_1_40_21,1,40,21,A2F_2810,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_20,1,40,20,A2F_2811,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_19,1,40,19,A2F_2812,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_18,1,40,18,A2F_2813,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_17,1,40,17,A2F_2814,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_16,1,40,16,A2F_2815,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_15,1,40,15,A2F_2816,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_14,1,40,14,A2F_2817,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_13,1,40,13,A2F_2818,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,980,40,2000,1000,FPGA_1_40_12,1,40,12,A2F_2819,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,70,40,1000,1000,FPGA_1_40_71,1,40,71,F2A_2832,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_70,1,40,70,F2A_2833,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_69,1,40,69,F2A_2834,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_68,1,40,68,F2A_2835,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_67,1,40,67,F2A_2836,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_66,1,40,66,F2A_2837,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_65,1,40,65,F2A_2838,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_64,1,40,64,F2A_2839,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_63,1,40,63,F2A_2840,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,200,40,1000,2000,FPGA_1_40_62,1,40,62,F2A_2841,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,330,40,1000,3000,FPGA_1_40_61,1,40,61,F2A_2842,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,330,40,1000,3000,FPGA_1_40_60,1,40,60,F2A_2843,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,330,40,1000,3000,FPGA_1_40_59,1,40,59,F2A_2844,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,330,40,1000,3000,FPGA_1_40_58,1,40,58,F2A_2845,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_57,1,40,57,F2A_2846,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_56,1,40,56,F2A_2847,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_29,HR_2_28_14P,C19,590,40,1000,5000,FPGA_1_40_55,1,40,55,F2A_2848,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,720,40,1000,6000,FPGA_1_40_54,1,40,54,F2A_2849,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,720,40,1000,6000,FPGA_1_40_53,1,40,53,F2A_2850,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,720,40,1000,6000,FPGA_1_40_52,1,40,52,F2A_2851,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,720,40,1000,6000,FPGA_1_40_51,1,40,51,F2A_2852,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,720,40,1000,6000,FPGA_1_40_50,1,40,50,F2A_2853,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,720,40,1000,6000,FPGA_1_40_49,1,40,49,F2A_2854,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_30,HR_2_29_14N,B19,720,40,1000,6000,FPGA_1_40_48,1,40,48,F2A_2855,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,460,40,1000,4000,FPGA_1_41_23,1,41,23,A2F_2880,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,460,40,1000,4000,FPGA_1_41_22,1,41,22,A2F_2881,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,460,40,1000,4000,FPGA_1_41_21,1,41,21,A2F_2882,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_20,1,41,20,A2F_2883,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_19,1,41,19,A2F_2884,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_18,1,41,18,A2F_2885,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_17,1,41,17,A2F_2886,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_16,1,41,16,A2F_2887,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_15,1,41,15,A2F_2888,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_14,1,41,14,A2F_2889,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_13,1,41,13,A2F_2890,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,980,40,2000,1000,FPGA_1_41_12,1,41,12,A2F_2891,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,70,40,1000,1000,FPGA_1_41_71,1,41,71,F2A_2904,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_70,1,41,70,F2A_2905,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_69,1,41,69,F2A_2906,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_68,1,41,68,F2A_2907,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_67,1,41,67,F2A_2908,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_66,1,41,66,F2A_2909,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_65,1,41,65,F2A_2910,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_64,1,41,64,F2A_2911,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_63,1,41,63,F2A_2912,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,200,40,1000,2000,FPGA_1_41_62,1,41,62,F2A_2913,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,330,40,1000,3000,FPGA_1_41_61,1,41,61,F2A_2914,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,330,40,1000,3000,FPGA_1_41_60,1,41,60,F2A_2915,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,330,40,1000,3000,FPGA_1_41_59,1,41,59,F2A_2916,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,330,40,1000,3000,FPGA_1_41_58,1,41,58,F2A_2917,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_57,1,41,57,F2A_2918,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_56,1,41,56,F2A_2919,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_31,HR_2_30_15P,C18,590,40,1000,5000,FPGA_1_41_55,1,41,55,F2A_2920,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,720,40,1000,6000,FPGA_1_41_54,1,41,54,F2A_2921,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,720,40,1000,6000,FPGA_1_41_53,1,41,53,F2A_2922,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,720,40,1000,6000,FPGA_1_41_52,1,41,52,F2A_2923,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,720,40,1000,6000,FPGA_1_41_51,1,41,51,F2A_2924,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,720,40,1000,6000,FPGA_1_41_50,1,41,50,F2A_2925,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,720,40,1000,6000,FPGA_1_41_49,1,41,49,F2A_2926,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_32,HR_2_31_15N,B18,720,40,1000,6000,FPGA_1_41_48,1,41,48,F2A_2927,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,460,40,1000,4000,FPGA_1_42_23,1,42,23,A2F_2952,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,460,40,1000,4000,FPGA_1_42_22,1,42,22,A2F_2953,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,460,40,1000,4000,FPGA_1_42_21,1,42,21,A2F_2954,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_20,1,42,20,A2F_2955,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_19,1,42,19,A2F_2956,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_18,1,42,18,A2F_2957,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_17,1,42,17,A2F_2958,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_16,1,42,16,A2F_2959,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_15,1,42,15,A2F_2960,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_14,1,42,14,A2F_2961,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_13,1,42,13,A2F_2962,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,980,40,2000,1000,FPGA_1_42_12,1,42,12,A2F_2963,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,70,40,1000,1000,FPGA_1_42_71,1,42,71,F2A_2976,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_70,1,42,70,F2A_2977,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_69,1,42,69,F2A_2978,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_68,1,42,68,F2A_2979,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_67,1,42,67,F2A_2980,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_66,1,42,66,F2A_2981,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_65,1,42,65,F2A_2982,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_64,1,42,64,F2A_2983,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_63,1,42,63,F2A_2984,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,200,40,1000,2000,FPGA_1_42_62,1,42,62,F2A_2985,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,330,40,1000,3000,FPGA_1_42_61,1,42,61,F2A_2986,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,330,40,1000,3000,FPGA_1_42_60,1,42,60,F2A_2987,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,330,40,1000,3000,FPGA_1_42_59,1,42,59,F2A_2988,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,330,40,1000,3000,FPGA_1_42_58,1,42,58,F2A_2989,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_57,1,42,57,F2A_2990,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_56,1,42,56,F2A_2991,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_33,HR_2_32_16P,C17,590,40,1000,5000,FPGA_1_42_55,1,42,55,F2A_2992,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,720,40,1000,6000,FPGA_1_42_54,1,42,54,F2A_2993,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,720,40,1000,6000,FPGA_1_42_53,1,42,53,F2A_2994,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,720,40,1000,6000,FPGA_1_42_52,1,42,52,F2A_2995,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,720,40,1000,6000,FPGA_1_42_51,1,42,51,F2A_2996,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,720,40,1000,6000,FPGA_1_42_50,1,42,50,F2A_2997,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,720,40,1000,6000,FPGA_1_42_49,1,42,49,F2A_2998,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_34,HR_2_33_16N,B17,720,40,1000,6000,FPGA_1_42_48,1,42,48,F2A_2999,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,460,40,1000,4000,FPGA_1_43_23,1,43,23,A2F_3024,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,460,40,1000,4000,FPGA_1_43_22,1,43,22,A2F_3025,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,460,40,1000,4000,FPGA_1_43_21,1,43,21,A2F_3026,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_20,1,43,20,A2F_3027,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_19,1,43,19,A2F_3028,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_18,1,43,18,A2F_3029,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_17,1,43,17,A2F_3030,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_16,1,43,16,A2F_3031,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_15,1,43,15,A2F_3032,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_14,1,43,14,A2F_3033,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_13,1,43,13,A2F_3034,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,980,40,2000,1000,FPGA_1_43_12,1,43,12,A2F_3035,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,70,40,1000,1000,FPGA_1_43_71,1,43,71,F2A_3048,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_70,1,43,70,F2A_3049,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_69,1,43,69,F2A_3050,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_68,1,43,68,F2A_3051,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_67,1,43,67,F2A_3052,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_66,1,43,66,F2A_3053,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_65,1,43,65,F2A_3054,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_64,1,43,64,F2A_3055,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_63,1,43,63,F2A_3056,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,200,40,1000,2000,FPGA_1_43_62,1,43,62,F2A_3057,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,330,40,1000,3000,FPGA_1_43_61,1,43,61,F2A_3058,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,330,40,1000,3000,FPGA_1_43_60,1,43,60,F2A_3059,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,330,40,1000,3000,FPGA_1_43_59,1,43,59,F2A_3060,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,330,40,1000,3000,FPGA_1_43_58,1,43,58,F2A_3061,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_57,1,43,57,F2A_3062,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_56,1,43,56,F2A_3063,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_35,HR_2_34_17P,E17,590,40,1000,5000,FPGA_1_43_55,1,43,55,F2A_3064,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,720,40,1000,6000,FPGA_1_43_54,1,43,54,F2A_3065,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,720,40,1000,6000,FPGA_1_43_53,1,43,53,F2A_3066,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,720,40,1000,6000,FPGA_1_43_52,1,43,52,F2A_3067,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,720,40,1000,6000,FPGA_1_43_51,1,43,51,F2A_3068,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,720,40,1000,6000,FPGA_1_43_50,1,43,50,F2A_3069,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,720,40,1000,6000,FPGA_1_43_49,1,43,49,F2A_3070,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_36,HR_2_35_17N,D17,720,40,1000,6000,FPGA_1_43_48,1,43,48,F2A_3071,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,460,40,1000,4000,FPGA_2_44_23,2,44,23,A2F_3096,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,460,40,1000,4000,FPGA_2_44_22,2,44,22,A2F_3097,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,460,40,1000,4000,FPGA_2_44_21,2,44,21,A2F_3098,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_20,2,44,20,A2F_3099,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_19,2,44,19,A2F_3100,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_18,2,44,18,A2F_3101,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_17,2,44,17,A2F_3102,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_16,2,44,16,A2F_3103,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_15,2,44,15,A2F_3104,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_14,2,44,14,A2F_3105,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_13,2,44,13,A2F_3106,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,980,40,2000,1000,FPGA_2_44_12,2,44,12,A2F_3107,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,70,40,1000,1000,FPGA_2_44_71,2,44,71,F2A_3120,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_70,2,44,70,F2A_3121,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_69,2,44,69,F2A_3122,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_68,2,44,68,F2A_3123,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_67,2,44,67,F2A_3124,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_66,2,44,66,F2A_3125,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_65,2,44,65,F2A_3126,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_64,2,44,64,F2A_3127,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_63,2,44,63,F2A_3128,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,200,40,1000,2000,FPGA_2_44_62,2,44,62,F2A_3129,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,330,40,1000,3000,FPGA_2_44_61,2,44,61,F2A_3130,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,330,40,1000,3000,FPGA_2_44_60,2,44,60,F2A_3131,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,330,40,1000,3000,FPGA_2_44_59,2,44,59,F2A_3132,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,330,40,1000,3000,FPGA_2_44_58,2,44,58,F2A_3133,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_57,2,44,57,F2A_3134,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_56,2,44,56,F2A_3135,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_37,HR_2_36_18P,A18,590,40,1000,5000,FPGA_2_44_55,2,44,55,F2A_3136,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,720,40,1000,6000,FPGA_2_44_54,2,44,54,F2A_3137,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,720,40,1000,6000,FPGA_2_44_53,2,44,53,F2A_3138,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,720,40,1000,6000,FPGA_2_44_52,2,44,52,F2A_3139,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,720,40,1000,6000,FPGA_2_44_51,2,44,51,F2A_3140,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,720,40,1000,6000,FPGA_2_44_50,2,44,50,F2A_3141,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,720,40,1000,6000,FPGA_2_44_49,2,44,49,F2A_3142,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_38,HR_2_37_18N,A17,720,40,1000,6000,FPGA_2_44_48,2,44,48,F2A_3143,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,460,40,1000,4000,FPGA_3_44_23,3,44,23,A2F_3096,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,460,40,1000,4000,FPGA_3_44_22,3,44,22,A2F_3097,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,460,40,1000,4000,FPGA_3_44_21,3,44,21,A2F_3098,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_20,3,44,20,A2F_3099,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_19,3,44,19,A2F_3100,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_18,3,44,18,A2F_3101,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_17,3,44,17,A2F_3102,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_16,3,44,16,A2F_3103,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_15,3,44,15,A2F_3104,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_14,3,44,14,A2F_3105,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_13,3,44,13,A2F_3106,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,980,40,2000,1000,FPGA_3_44_12,3,44,12,A2F_3107,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,70,40,1000,1000,FPGA_3_44_71,3,44,71,F2A_3120,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_70,3,44,70,F2A_3121,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_69,3,44,69,F2A_3122,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_68,3,44,68,F2A_3123,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_67,3,44,67,F2A_3124,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_66,3,44,66,F2A_3125,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_65,3,44,65,F2A_3126,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_64,3,44,64,F2A_3127,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_63,3,44,63,F2A_3128,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,200,40,1000,2000,FPGA_3_44_62,3,44,62,F2A_3129,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,330,40,1000,3000,FPGA_3_44_61,3,44,61,F2A_3130,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,330,40,1000,3000,FPGA_3_44_60,3,44,60,F2A_3131,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,330,40,1000,3000,FPGA_3_44_59,3,44,59,F2A_3132,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,330,40,1000,3000,FPGA_3_44_58,3,44,58,F2A_3133,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_57,3,44,57,F2A_3134,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_56,3,44,56,F2A_3135,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_39,HR_2_CC_38_19P,D16,590,40,1000,5000,FPGA_3_44_55,3,44,55,F2A_3136,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,720,40,1000,6000,FPGA_3_44_54,3,44,54,F2A_3137,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,720,40,1000,6000,FPGA_3_44_53,3,44,53,F2A_3138,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,720,40,1000,6000,FPGA_3_44_52,3,44,52,F2A_3139,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,720,40,1000,6000,FPGA_3_44_51,3,44,51,F2A_3140,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,720,40,1000,6000,FPGA_3_44_50,3,44,50,F2A_3141,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,720,40,1000,6000,FPGA_3_44_49,3,44,49,F2A_3142,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VL_2_40,HR_2_CC_39_19N,E16,720,40,1000,6000,FPGA_3_44_48,3,44,48,F2A_3143,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_2_23,62,2,23,A2F_15396,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_2_22,62,2,22,A2F_15397,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_2_21,62,2,21,A2F_15398,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_2_20,62,2,20,A2F_15399,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_2_19,62,2,19,A2F_15400,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_2_18,62,2,18,A2F_15401,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_2_17,62,2,17,A2F_15402,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_2_16,62,2,16,A2F_15403,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_2_15,62,2,15,A2F_15404,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_2_14,62,2,14,A2F_15405,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_2_13,62,2,13,A2F_15406,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_71,62,2,71,F2A_15420,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_70,62,2,70,F2A_15421,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_69,62,2,69,F2A_15422,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_68,62,2,68,F2A_15423,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_67,62,2,67,F2A_15424,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_66,62,2,66,F2A_15425,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_65,62,2,65,F2A_15426,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_64,62,2,64,F2A_15427,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_2_63,62,2,63,F2A_15428,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_3_23,62,3,23,A2F_15324,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_3_22,62,3,22,A2F_15325,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,460,40,1000,4000,FPGA_62_3_21,62,3,21,A2F_15326,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_20,62,3,20,A2F_15327,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_19,62,3,19,A2F_15328,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_18,62,3,18,A2F_15329,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_17,62,3,17,A2F_15330,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_16,62,3,16,A2F_15331,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_15,62,3,15,A2F_15332,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_14,62,3,14,A2F_15333,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_13,62,3,13,A2F_15334,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,980,40,2000,1000,FPGA_62_3_12,62,3,12,A2F_15335,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,70,40,1000,1000,FPGA_62_3_71,62,3,71,F2A_15348,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_70,62,3,70,F2A_15349,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_69,62,3,69,F2A_15350,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_68,62,3,68,F2A_15351,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_67,62,3,67,F2A_15352,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_66,62,3,66,F2A_15353,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_65,62,3,65,F2A_15354,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_64,62,3,64,F2A_15355,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_63,62,3,63,F2A_15356,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,200,40,1000,2000,FPGA_62_3_62,62,3,62,F2A_15357,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_3_61,62,3,61,F2A_15358,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_3_60,62,3,60,F2A_15359,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_3_59,62,3,59,F2A_15360,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,330,40,1000,3000,FPGA_62_3_58,62,3,58,F2A_15361,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_57,62,3,57,F2A_15362,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_56,62,3,56,F2A_15363,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_1,HR_3_0_0P,U3,590,40,1000,5000,FPGA_62_3_55,62,3,55,F2A_15364,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,720,40,1000,6000,FPGA_62_3_54,62,3,54,F2A_15365,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,720,40,1000,6000,FPGA_62_3_53,62,3,53,F2A_15366,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,720,40,1000,6000,FPGA_62_3_52,62,3,52,F2A_15367,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,720,40,1000,6000,FPGA_62_3_51,62,3,51,F2A_15368,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,720,40,1000,6000,FPGA_62_3_50,62,3,50,F2A_15369,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,720,40,1000,6000,FPGA_62_3_49,62,3,49,F2A_15370,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_2,HR_3_1_0N,V3,720,40,1000,6000,FPGA_62_3_48,62,3,48,F2A_15371,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,460,40,1000,4000,FPGA_62_4_23,62,4,23,A2F_15252,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,460,40,1000,4000,FPGA_62_4_22,62,4,22,A2F_15253,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,460,40,1000,4000,FPGA_62_4_21,62,4,21,A2F_15254,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_20,62,4,20,A2F_15255,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_19,62,4,19,A2F_15256,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_18,62,4,18,A2F_15257,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_17,62,4,17,A2F_15258,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_16,62,4,16,A2F_15259,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_15,62,4,15,A2F_15260,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_14,62,4,14,A2F_15261,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_13,62,4,13,A2F_15262,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,980,40,2000,1000,FPGA_62_4_12,62,4,12,A2F_15263,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,70,40,1000,1000,FPGA_62_4_71,62,4,71,F2A_15276,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_70,62,4,70,F2A_15277,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_69,62,4,69,F2A_15278,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_68,62,4,68,F2A_15279,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_67,62,4,67,F2A_15280,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_66,62,4,66,F2A_15281,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_65,62,4,65,F2A_15282,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_64,62,4,64,F2A_15283,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_63,62,4,63,F2A_15284,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,200,40,1000,2000,FPGA_62_4_62,62,4,62,F2A_15285,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,330,40,1000,3000,FPGA_62_4_61,62,4,61,F2A_15286,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,330,40,1000,3000,FPGA_62_4_60,62,4,60,F2A_15287,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,330,40,1000,3000,FPGA_62_4_59,62,4,59,F2A_15288,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,330,40,1000,3000,FPGA_62_4_58,62,4,58,F2A_15289,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_57,62,4,57,F2A_15290,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_56,62,4,56,F2A_15291,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_3,HR_3_2_1P,U1,590,40,1000,5000,FPGA_62_4_55,62,4,55,F2A_15292,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,720,40,1000,6000,FPGA_62_4_54,62,4,54,F2A_15293,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,720,40,1000,6000,FPGA_62_4_53,62,4,53,F2A_15294,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,720,40,1000,6000,FPGA_62_4_52,62,4,52,F2A_15295,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,720,40,1000,6000,FPGA_62_4_51,62,4,51,F2A_15296,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,720,40,1000,6000,FPGA_62_4_50,62,4,50,F2A_15297,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,720,40,1000,6000,FPGA_62_4_49,62,4,49,F2A_15298,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_4,HR_3_3_1N,V1,720,40,1000,6000,FPGA_62_4_48,62,4,48,F2A_15299,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,460,40,1000,4000,FPGA_62_5_23,62,5,23,A2F_15180,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,460,40,1000,4000,FPGA_62_5_22,62,5,22,A2F_15181,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,460,40,1000,4000,FPGA_62_5_21,62,5,21,A2F_15182,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_20,62,5,20,A2F_15183,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_19,62,5,19,A2F_15184,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_18,62,5,18,A2F_15185,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_17,62,5,17,A2F_15186,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_16,62,5,16,A2F_15187,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_15,62,5,15,A2F_15188,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_14,62,5,14,A2F_15189,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_13,62,5,13,A2F_15190,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,980,40,2000,1000,FPGA_62_5_12,62,5,12,A2F_15191,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,70,40,1000,1000,FPGA_62_5_71,62,5,71,F2A_15204,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_70,62,5,70,F2A_15205,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_69,62,5,69,F2A_15206,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_68,62,5,68,F2A_15207,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_67,62,5,67,F2A_15208,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_66,62,5,66,F2A_15209,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_65,62,5,65,F2A_15210,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_64,62,5,64,F2A_15211,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_63,62,5,63,F2A_15212,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,200,40,1000,2000,FPGA_62_5_62,62,5,62,F2A_15213,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,330,40,1000,3000,FPGA_62_5_61,62,5,61,F2A_15214,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,330,40,1000,3000,FPGA_62_5_60,62,5,60,F2A_15215,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,330,40,1000,3000,FPGA_62_5_59,62,5,59,F2A_15216,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,330,40,1000,3000,FPGA_62_5_58,62,5,58,F2A_15217,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_57,62,5,57,F2A_15218,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_56,62,5,56,F2A_15219,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_5,HR_3_4_2P,U6,590,40,1000,5000,FPGA_62_5_55,62,5,55,F2A_15220,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,720,40,1000,6000,FPGA_62_5_54,62,5,54,F2A_15221,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,720,40,1000,6000,FPGA_62_5_53,62,5,53,F2A_15222,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,720,40,1000,6000,FPGA_62_5_52,62,5,52,F2A_15223,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,720,40,1000,6000,FPGA_62_5_51,62,5,51,F2A_15224,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,720,40,1000,6000,FPGA_62_5_50,62,5,50,F2A_15225,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,720,40,1000,6000,FPGA_62_5_49,62,5,49,F2A_15226,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_6,HR_3_5_2N,U5,720,40,1000,6000,FPGA_62_5_48,62,5,48,F2A_15227,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,460,40,1000,4000,FPGA_62_6_23,62,6,23,A2F_15108,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,460,40,1000,4000,FPGA_62_6_22,62,6,22,A2F_15109,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,460,40,1000,4000,FPGA_62_6_21,62,6,21,A2F_15110,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_20,62,6,20,A2F_15111,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_19,62,6,19,A2F_15112,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_18,62,6,18,A2F_15113,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_17,62,6,17,A2F_15114,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_16,62,6,16,A2F_15115,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_15,62,6,15,A2F_15116,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_14,62,6,14,A2F_15117,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_13,62,6,13,A2F_15118,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,980,40,2000,1000,FPGA_62_6_12,62,6,12,A2F_15119,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,70,40,1000,1000,FPGA_62_6_71,62,6,71,F2A_15132,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_70,62,6,70,F2A_15133,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_69,62,6,69,F2A_15134,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_68,62,6,68,F2A_15135,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_67,62,6,67,F2A_15136,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_66,62,6,66,F2A_15137,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_65,62,6,65,F2A_15138,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_64,62,6,64,F2A_15139,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_63,62,6,63,F2A_15140,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,200,40,1000,2000,FPGA_62_6_62,62,6,62,F2A_15141,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,330,40,1000,3000,FPGA_62_6_61,62,6,61,F2A_15142,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,330,40,1000,3000,FPGA_62_6_60,62,6,60,F2A_15143,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,330,40,1000,3000,FPGA_62_6_59,62,6,59,F2A_15144,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,330,40,1000,3000,FPGA_62_6_58,62,6,58,F2A_15145,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_57,62,6,57,F2A_15146,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_56,62,6,56,F2A_15147,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_7,HR_3_6_3P,R1,590,40,1000,5000,FPGA_62_6_55,62,6,55,F2A_15148,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,720,40,1000,6000,FPGA_62_6_54,62,6,54,F2A_15149,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,720,40,1000,6000,FPGA_62_6_53,62,6,53,F2A_15150,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,720,40,1000,6000,FPGA_62_6_52,62,6,52,F2A_15151,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,720,40,1000,6000,FPGA_62_6_51,62,6,51,F2A_15152,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,720,40,1000,6000,FPGA_62_6_50,62,6,50,F2A_15153,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,720,40,1000,6000,FPGA_62_6_49,62,6,49,F2A_15154,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_8,HR_3_7_3N,P1,720,40,1000,6000,FPGA_62_6_48,62,6,48,F2A_15155,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,460,40,1000,4000,FPGA_62_7_23,62,7,23,A2F_15036,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,460,40,1000,4000,FPGA_62_7_22,62,7,22,A2F_15037,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,460,40,1000,4000,FPGA_62_7_21,62,7,21,A2F_15038,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_20,62,7,20,A2F_15039,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_19,62,7,19,A2F_15040,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_18,62,7,18,A2F_15041,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_17,62,7,17,A2F_15042,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_16,62,7,16,A2F_15043,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_15,62,7,15,A2F_15044,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_14,62,7,14,A2F_15045,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_13,62,7,13,A2F_15046,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,980,40,2000,1000,FPGA_62_7_12,62,7,12,A2F_15047,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,70,40,1000,1000,FPGA_62_7_71,62,7,71,F2A_15060,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_70,62,7,70,F2A_15061,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_69,62,7,69,F2A_15062,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_68,62,7,68,F2A_15063,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_67,62,7,67,F2A_15064,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_66,62,7,66,F2A_15065,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_65,62,7,65,F2A_15066,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_64,62,7,64,F2A_15067,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_63,62,7,63,F2A_15068,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,200,40,1000,2000,FPGA_62_7_62,62,7,62,F2A_15069,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,330,40,1000,3000,FPGA_62_7_61,62,7,61,F2A_15070,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,330,40,1000,3000,FPGA_62_7_60,62,7,60,F2A_15071,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,330,40,1000,3000,FPGA_62_7_59,62,7,59,F2A_15072,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,330,40,1000,3000,FPGA_62_7_58,62,7,58,F2A_15073,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_57,62,7,57,F2A_15074,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_56,62,7,56,F2A_15075,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_9,HR_3_8_4P,U4,590,40,1000,5000,FPGA_62_7_55,62,7,55,F2A_15076,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,720,40,1000,6000,FPGA_62_7_54,62,7,54,F2A_15077,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,720,40,1000,6000,FPGA_62_7_53,62,7,53,F2A_15078,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,720,40,1000,6000,FPGA_62_7_52,62,7,52,F2A_15079,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,720,40,1000,6000,FPGA_62_7_51,62,7,51,F2A_15080,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,720,40,1000,6000,FPGA_62_7_50,62,7,50,F2A_15081,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,720,40,1000,6000,FPGA_62_7_49,62,7,49,F2A_15082,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_10,HR_3_9_4N,T4,720,40,1000,6000,FPGA_62_7_48,62,7,48,F2A_15083,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,460,40,1000,4000,FPGA_62_8_23,62,8,23,A2F_14964,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,460,40,1000,4000,FPGA_62_8_22,62,8,22,A2F_14965,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,460,40,1000,4000,FPGA_62_8_21,62,8,21,A2F_14966,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_20,62,8,20,A2F_14967,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_19,62,8,19,A2F_14968,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_18,62,8,18,A2F_14969,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_17,62,8,17,A2F_14970,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_16,62,8,16,A2F_14971,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_15,62,8,15,A2F_14972,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_14,62,8,14,A2F_14973,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_13,62,8,13,A2F_14974,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,980,40,2000,1000,FPGA_62_8_12,62,8,12,A2F_14975,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,70,40,1000,1000,FPGA_62_8_71,62,8,71,F2A_14988,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_70,62,8,70,F2A_14989,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_69,62,8,69,F2A_14990,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_68,62,8,68,F2A_14991,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_67,62,8,67,F2A_14992,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_66,62,8,66,F2A_14993,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_65,62,8,65,F2A_14994,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_64,62,8,64,F2A_14995,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_63,62,8,63,F2A_14996,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,200,40,1000,2000,FPGA_62_8_62,62,8,62,F2A_14997,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,330,40,1000,3000,FPGA_62_8_61,62,8,61,F2A_14998,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,330,40,1000,3000,FPGA_62_8_60,62,8,60,F2A_14999,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,330,40,1000,3000,FPGA_62_8_59,62,8,59,F2A_15000,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,330,40,1000,3000,FPGA_62_8_58,62,8,58,F2A_15001,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_57,62,8,57,F2A_15002,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_56,62,8,56,F2A_15003,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_11,HR_3_10_5P,T5,590,40,1000,5000,FPGA_62_8_55,62,8,55,F2A_15004,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,720,40,1000,6000,FPGA_62_8_54,62,8,54,F2A_15005,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,720,40,1000,6000,FPGA_62_8_53,62,8,53,F2A_15006,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,720,40,1000,6000,FPGA_62_8_52,62,8,52,F2A_15007,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,720,40,1000,6000,FPGA_62_8_51,62,8,51,F2A_15008,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,720,40,1000,6000,FPGA_62_8_50,62,8,50,F2A_15009,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,720,40,1000,6000,FPGA_62_8_49,62,8,49,F2A_15010,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_12,HR_3_11_5N,T6,720,40,1000,6000,FPGA_62_8_48,62,8,48,F2A_15011,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,460,40,1000,4000,FPGA_62_9_23,62,9,23,A2F_14892,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,460,40,1000,4000,FPGA_62_9_22,62,9,22,A2F_14893,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,460,40,1000,4000,FPGA_62_9_21,62,9,21,A2F_14894,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_20,62,9,20,A2F_14895,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_19,62,9,19,A2F_14896,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_18,62,9,18,A2F_14897,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_17,62,9,17,A2F_14898,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_16,62,9,16,A2F_14899,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_15,62,9,15,A2F_14900,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_14,62,9,14,A2F_14901,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_13,62,9,13,A2F_14902,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,980,40,2000,1000,FPGA_62_9_12,62,9,12,A2F_14903,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,70,40,1000,1000,FPGA_62_9_71,62,9,71,F2A_14916,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_70,62,9,70,F2A_14917,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_69,62,9,69,F2A_14918,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_68,62,9,68,F2A_14919,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_67,62,9,67,F2A_14920,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_66,62,9,66,F2A_14921,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_65,62,9,65,F2A_14922,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_64,62,9,64,F2A_14923,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_63,62,9,63,F2A_14924,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,200,40,1000,2000,FPGA_62_9_62,62,9,62,F2A_14925,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,330,40,1000,3000,FPGA_62_9_61,62,9,61,F2A_14926,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,330,40,1000,3000,FPGA_62_9_60,62,9,60,F2A_14927,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,330,40,1000,3000,FPGA_62_9_59,62,9,59,F2A_14928,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,330,40,1000,3000,FPGA_62_9_58,62,9,58,F2A_14929,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_57,62,9,57,F2A_14930,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_56,62,9,56,F2A_14931,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_13,HR_3_12_6P,T3,590,40,1000,5000,FPGA_62_9_55,62,9,55,F2A_14932,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,720,40,1000,6000,FPGA_62_9_54,62,9,54,F2A_14933,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,720,40,1000,6000,FPGA_62_9_53,62,9,53,F2A_14934,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,720,40,1000,6000,FPGA_62_9_52,62,9,52,F2A_14935,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,720,40,1000,6000,FPGA_62_9_51,62,9,51,F2A_14936,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,720,40,1000,6000,FPGA_62_9_50,62,9,50,F2A_14937,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,720,40,1000,6000,FPGA_62_9_49,62,9,49,F2A_14938,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_14,HR_3_13_6N,R3,720,40,1000,6000,FPGA_62_9_48,62,9,48,F2A_14939,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,460,40,1000,4000,FPGA_62_10_23,62,10,23,A2F_14820,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,460,40,1000,4000,FPGA_62_10_22,62,10,22,A2F_14821,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,460,40,1000,4000,FPGA_62_10_21,62,10,21,A2F_14822,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_20,62,10,20,A2F_14823,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_19,62,10,19,A2F_14824,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_18,62,10,18,A2F_14825,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_17,62,10,17,A2F_14826,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_16,62,10,16,A2F_14827,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_15,62,10,15,A2F_14828,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_14,62,10,14,A2F_14829,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_13,62,10,13,A2F_14830,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,980,40,2000,1000,FPGA_62_10_12,62,10,12,A2F_14831,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,70,40,1000,1000,FPGA_62_10_71,62,10,71,F2A_14844,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_70,62,10,70,F2A_14845,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_69,62,10,69,F2A_14846,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_68,62,10,68,F2A_14847,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_67,62,10,67,F2A_14848,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_66,62,10,66,F2A_14849,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_65,62,10,65,F2A_14850,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_64,62,10,64,F2A_14851,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_63,62,10,63,F2A_14852,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,200,40,1000,2000,FPGA_62_10_62,62,10,62,F2A_14853,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,330,40,1000,3000,FPGA_62_10_61,62,10,61,F2A_14854,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,330,40,1000,3000,FPGA_62_10_60,62,10,60,F2A_14855,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,330,40,1000,3000,FPGA_62_10_59,62,10,59,F2A_14856,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,330,40,1000,3000,FPGA_62_10_58,62,10,58,F2A_14857,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_57,62,10,57,F2A_14858,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_56,62,10,56,F2A_14859,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_15,HR_3_14_7P,R5,590,40,1000,5000,FPGA_62_10_55,62,10,55,F2A_14860,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,720,40,1000,6000,FPGA_62_10_54,62,10,54,F2A_14861,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,720,40,1000,6000,FPGA_62_10_53,62,10,53,F2A_14862,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,720,40,1000,6000,FPGA_62_10_52,62,10,52,F2A_14863,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,720,40,1000,6000,FPGA_62_10_51,62,10,51,F2A_14864,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,720,40,1000,6000,FPGA_62_10_50,62,10,50,F2A_14865,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,720,40,1000,6000,FPGA_62_10_49,62,10,49,F2A_14866,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_16,HR_3_15_7N,R4,720,40,1000,6000,FPGA_62_10_48,62,10,48,F2A_14867,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,460,40,1000,4000,FPGA_62_11_23,62,11,23,A2F_14748,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,460,40,1000,4000,FPGA_62_11_22,62,11,22,A2F_14749,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,460,40,1000,4000,FPGA_62_11_21,62,11,21,A2F_14750,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_20,62,11,20,A2F_14751,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_19,62,11,19,A2F_14752,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_18,62,11,18,A2F_14753,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_17,62,11,17,A2F_14754,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_16,62,11,16,A2F_14755,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_15,62,11,15,A2F_14756,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_14,62,11,14,A2F_14757,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_13,62,11,13,A2F_14758,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,980,40,2000,1000,FPGA_62_11_12,62,11,12,A2F_14759,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,70,40,1000,1000,FPGA_62_11_71,62,11,71,F2A_14772,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_70,62,11,70,F2A_14773,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_69,62,11,69,F2A_14774,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_68,62,11,68,F2A_14775,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_67,62,11,67,F2A_14776,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_66,62,11,66,F2A_14777,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_65,62,11,65,F2A_14778,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_64,62,11,64,F2A_14779,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_63,62,11,63,F2A_14780,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,200,40,1000,2000,FPGA_62_11_62,62,11,62,F2A_14781,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,330,40,1000,3000,FPGA_62_11_61,62,11,61,F2A_14782,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,330,40,1000,3000,FPGA_62_11_60,62,11,60,F2A_14783,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,330,40,1000,3000,FPGA_62_11_59,62,11,59,F2A_14784,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,330,40,1000,3000,FPGA_62_11_58,62,11,58,F2A_14785,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_57,62,11,57,F2A_14786,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_56,62,11,56,F2A_14787,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_17,HR_3_16_8P,R2,590,40,1000,5000,FPGA_62_11_55,62,11,55,F2A_14788,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,720,40,1000,6000,FPGA_62_11_54,62,11,54,F2A_14789,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,720,40,1000,6000,FPGA_62_11_53,62,11,53,F2A_14790,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,720,40,1000,6000,FPGA_62_11_52,62,11,52,F2A_14791,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,720,40,1000,6000,FPGA_62_11_51,62,11,51,F2A_14792,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,720,40,1000,6000,FPGA_62_11_50,62,11,50,F2A_14793,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,720,40,1000,6000,FPGA_62_11_49,62,11,49,F2A_14794,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_18,HR_3_17_8N,P2,720,40,1000,6000,FPGA_62_11_48,62,11,48,F2A_14795,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,460,40,1000,4000,FPGA_62_12_23,62,12,23,A2F_14676,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,460,40,1000,4000,FPGA_62_12_22,62,12,22,A2F_14677,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,460,40,1000,4000,FPGA_62_12_21,62,12,21,A2F_14678,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_20,62,12,20,A2F_14679,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_19,62,12,19,A2F_14680,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_18,62,12,18,A2F_14681,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_17,62,12,17,A2F_14682,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_16,62,12,16,A2F_14683,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_15,62,12,15,A2F_14684,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_14,62,12,14,A2F_14685,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_13,62,12,13,A2F_14686,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,980,40,2000,1000,FPGA_62_12_12,62,12,12,A2F_14687,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,70,40,1000,1000,FPGA_62_12_71,62,12,71,F2A_14700,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_70,62,12,70,F2A_14701,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_69,62,12,69,F2A_14702,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_68,62,12,68,F2A_14703,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_67,62,12,67,F2A_14704,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_66,62,12,66,F2A_14705,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_65,62,12,65,F2A_14706,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_64,62,12,64,F2A_14707,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_63,62,12,63,F2A_14708,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,200,40,1000,2000,FPGA_62_12_62,62,12,62,F2A_14709,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,330,40,1000,3000,FPGA_62_12_61,62,12,61,F2A_14710,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,330,40,1000,3000,FPGA_62_12_60,62,12,60,F2A_14711,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,330,40,1000,3000,FPGA_62_12_59,62,12,59,F2A_14712,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,330,40,1000,3000,FPGA_62_12_58,62,12,58,F2A_14713,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_57,62,12,57,F2A_14714,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_56,62,12,56,F2A_14715,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_19,HR_3_CC_18_9P,M1,590,40,1000,5000,FPGA_62_12_55,62,12,55,F2A_14716,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,720,40,1000,6000,FPGA_62_12_54,62,12,54,F2A_14717,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,720,40,1000,6000,FPGA_62_12_53,62,12,53,F2A_14718,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,720,40,1000,6000,FPGA_62_12_52,62,12,52,F2A_14719,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,720,40,1000,6000,FPGA_62_12_51,62,12,51,F2A_14720,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,720,40,1000,6000,FPGA_62_12_50,62,12,50,F2A_14721,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,720,40,1000,6000,FPGA_62_12_49,62,12,49,F2A_14722,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_20,HR_3_CC_19_9N,L1,720,40,1000,6000,FPGA_62_12_48,62,12,48,F2A_14723,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_13_23,62,13,23,A2F_14604,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_13_22,62,13,22,A2F_14605,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_13_21,62,13,21,A2F_14606,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_13_20,62,13,20,A2F_14607,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_13_19,62,13,19,A2F_14608,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_13_18,62,13,18,A2F_14609,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_13_17,62,13,17,A2F_14610,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_13_16,62,13,16,A2F_14611,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_13_15,62,13,15,A2F_14612,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_13_14,62,13,14,A2F_14613,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_13_13,62,13,13,A2F_14614,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_71,62,13,71,F2A_14628,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_70,62,13,70,F2A_14629,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_69,62,13,69,F2A_14630,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_68,62,13,68,F2A_14631,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_67,62,13,67,F2A_14632,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_66,62,13,66,F2A_14633,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_65,62,13,65,F2A_14634,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_64,62,13,64,F2A_14635,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_13_63,62,13,63,F2A_14636,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_14_23,62,14,23,A2F_14532,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_14_22,62,14,22,A2F_14533,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,460,40,1000,4000,FPGA_62_14_21,62,14,21,A2F_14534,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_20,62,14,20,A2F_14535,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_19,62,14,19,A2F_14536,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_18,62,14,18,A2F_14537,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_17,62,14,17,A2F_14538,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_16,62,14,16,A2F_14539,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_15,62,14,15,A2F_14540,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_14,62,14,14,A2F_14541,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_13,62,14,13,A2F_14542,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,980,40,2000,1000,FPGA_62_14_12,62,14,12,A2F_14543,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,70,40,1000,1000,FPGA_62_14_71,62,14,71,F2A_14556,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_70,62,14,70,F2A_14557,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_69,62,14,69,F2A_14558,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_68,62,14,68,F2A_14559,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_67,62,14,67,F2A_14560,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_66,62,14,66,F2A_14561,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_65,62,14,65,F2A_14562,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_64,62,14,64,F2A_14563,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_63,62,14,63,F2A_14564,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,200,40,1000,2000,FPGA_62_14_62,62,14,62,F2A_14565,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_14_61,62,14,61,F2A_14566,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_14_60,62,14,60,F2A_14567,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_14_59,62,14,59,F2A_14568,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,330,40,1000,3000,FPGA_62_14_58,62,14,58,F2A_14569,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_57,62,14,57,F2A_14570,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_56,62,14,56,F2A_14571,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_21,HR_3_20_10P,N3,590,40,1000,5000,FPGA_62_14_55,62,14,55,F2A_14572,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,720,40,1000,6000,FPGA_62_14_54,62,14,54,F2A_14573,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,720,40,1000,6000,FPGA_62_14_53,62,14,53,F2A_14574,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,720,40,1000,6000,FPGA_62_14_52,62,14,52,F2A_14575,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,720,40,1000,6000,FPGA_62_14_51,62,14,51,F2A_14576,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,720,40,1000,6000,FPGA_62_14_50,62,14,50,F2A_14577,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,720,40,1000,6000,FPGA_62_14_49,62,14,49,F2A_14578,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_22,HR_3_21_10N,P3,720,40,1000,6000,FPGA_62_14_48,62,14,48,F2A_14579,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,460,40,1000,4000,FPGA_62_15_23,62,15,23,A2F_14460,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,460,40,1000,4000,FPGA_62_15_22,62,15,22,A2F_14461,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,460,40,1000,4000,FPGA_62_15_21,62,15,21,A2F_14462,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_20,62,15,20,A2F_14463,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_19,62,15,19,A2F_14464,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_18,62,15,18,A2F_14465,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_17,62,15,17,A2F_14466,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_16,62,15,16,A2F_14467,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_15,62,15,15,A2F_14468,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_14,62,15,14,A2F_14469,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_13,62,15,13,A2F_14470,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,980,40,2000,1000,FPGA_62_15_12,62,15,12,A2F_14471,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,70,40,1000,1000,FPGA_62_15_71,62,15,71,F2A_14484,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_70,62,15,70,F2A_14485,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_69,62,15,69,F2A_14486,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_68,62,15,68,F2A_14487,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_67,62,15,67,F2A_14488,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_66,62,15,66,F2A_14489,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_65,62,15,65,F2A_14490,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_64,62,15,64,F2A_14491,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_63,62,15,63,F2A_14492,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,200,40,1000,2000,FPGA_62_15_62,62,15,62,F2A_14493,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,330,40,1000,3000,FPGA_62_15_61,62,15,61,F2A_14494,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,330,40,1000,3000,FPGA_62_15_60,62,15,60,F2A_14495,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,330,40,1000,3000,FPGA_62_15_59,62,15,59,F2A_14496,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,330,40,1000,3000,FPGA_62_15_58,62,15,58,F2A_14497,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_57,62,15,57,F2A_14498,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_56,62,15,56,F2A_14499,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_23,HR_3_22_11P,M2,590,40,1000,5000,FPGA_62_15_55,62,15,55,F2A_14500,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,720,40,1000,6000,FPGA_62_15_54,62,15,54,F2A_14501,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,720,40,1000,6000,FPGA_62_15_53,62,15,53,F2A_14502,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,720,40,1000,6000,FPGA_62_15_52,62,15,52,F2A_14503,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,720,40,1000,6000,FPGA_62_15_51,62,15,51,F2A_14504,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,720,40,1000,6000,FPGA_62_15_50,62,15,50,F2A_14505,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,720,40,1000,6000,FPGA_62_15_49,62,15,49,F2A_14506,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_24,HR_3_23_11N,N2,720,40,1000,6000,FPGA_62_15_48,62,15,48,F2A_14507,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,460,40,1000,4000,FPGA_62_16_23,62,16,23,A2F_14388,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,460,40,1000,4000,FPGA_62_16_22,62,16,22,A2F_14389,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,460,40,1000,4000,FPGA_62_16_21,62,16,21,A2F_14390,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_20,62,16,20,A2F_14391,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_19,62,16,19,A2F_14392,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_18,62,16,18,A2F_14393,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_17,62,16,17,A2F_14394,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_16,62,16,16,A2F_14395,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_15,62,16,15,A2F_14396,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_14,62,16,14,A2F_14397,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_13,62,16,13,A2F_14398,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,980,40,2000,1000,FPGA_62_16_12,62,16,12,A2F_14399,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,70,40,1000,1000,FPGA_62_16_71,62,16,71,F2A_14412,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_70,62,16,70,F2A_14413,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_69,62,16,69,F2A_14414,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_68,62,16,68,F2A_14415,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_67,62,16,67,F2A_14416,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_66,62,16,66,F2A_14417,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_65,62,16,65,F2A_14418,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_64,62,16,64,F2A_14419,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_63,62,16,63,F2A_14420,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,200,40,1000,2000,FPGA_62_16_62,62,16,62,F2A_14421,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,330,40,1000,3000,FPGA_62_16_61,62,16,61,F2A_14422,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,330,40,1000,3000,FPGA_62_16_60,62,16,60,F2A_14423,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,330,40,1000,3000,FPGA_62_16_59,62,16,59,F2A_14424,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,330,40,1000,3000,FPGA_62_16_58,62,16,58,F2A_14425,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_57,62,16,57,F2A_14426,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_56,62,16,56,F2A_14427,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_25,HR_3_24_12P,M3,590,40,1000,5000,FPGA_62_16_55,62,16,55,F2A_14428,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,720,40,1000,6000,FPGA_62_16_54,62,16,54,F2A_14429,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,720,40,1000,6000,FPGA_62_16_53,62,16,53,F2A_14430,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,720,40,1000,6000,FPGA_62_16_52,62,16,52,F2A_14431,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,720,40,1000,6000,FPGA_62_16_51,62,16,51,F2A_14432,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,720,40,1000,6000,FPGA_62_16_50,62,16,50,F2A_14433,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,720,40,1000,6000,FPGA_62_16_49,62,16,49,F2A_14434,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_26,HR_3_25_12N,L3,720,40,1000,6000,FPGA_62_16_48,62,16,48,F2A_14435,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,460,40,1000,4000,FPGA_62_17_23,62,17,23,A2F_14316,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,460,40,1000,4000,FPGA_62_17_22,62,17,22,A2F_14317,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,460,40,1000,4000,FPGA_62_17_21,62,17,21,A2F_14318,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_20,62,17,20,A2F_14319,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_19,62,17,19,A2F_14320,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_18,62,17,18,A2F_14321,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_17,62,17,17,A2F_14322,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_16,62,17,16,A2F_14323,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_15,62,17,15,A2F_14324,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_14,62,17,14,A2F_14325,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_13,62,17,13,A2F_14326,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,980,40,2000,1000,FPGA_62_17_12,62,17,12,A2F_14327,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,70,40,1000,1000,FPGA_62_17_71,62,17,71,F2A_14340,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_70,62,17,70,F2A_14341,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_69,62,17,69,F2A_14342,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_68,62,17,68,F2A_14343,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_67,62,17,67,F2A_14344,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_66,62,17,66,F2A_14345,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_65,62,17,65,F2A_14346,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_64,62,17,64,F2A_14347,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_63,62,17,63,F2A_14348,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,200,40,1000,2000,FPGA_62_17_62,62,17,62,F2A_14349,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,330,40,1000,3000,FPGA_62_17_61,62,17,61,F2A_14350,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,330,40,1000,3000,FPGA_62_17_60,62,17,60,F2A_14351,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,330,40,1000,3000,FPGA_62_17_59,62,17,59,F2A_14352,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,330,40,1000,3000,FPGA_62_17_58,62,17,58,F2A_14353,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_57,62,17,57,F2A_14354,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_56,62,17,56,F2A_14355,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_27,HR_3_26_13P,P6,590,40,1000,5000,FPGA_62_17_55,62,17,55,F2A_14356,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,720,40,1000,6000,FPGA_62_17_54,62,17,54,F2A_14357,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,720,40,1000,6000,FPGA_62_17_53,62,17,53,F2A_14358,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,720,40,1000,6000,FPGA_62_17_52,62,17,52,F2A_14359,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,720,40,1000,6000,FPGA_62_17_51,62,17,51,F2A_14360,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,720,40,1000,6000,FPGA_62_17_50,62,17,50,F2A_14361,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,720,40,1000,6000,FPGA_62_17_49,62,17,49,F2A_14362,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_28,HR_3_27_13N,P5,720,40,1000,6000,FPGA_62_17_48,62,17,48,F2A_14363,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,460,40,1000,4000,FPGA_62_18_23,62,18,23,A2F_14244,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,460,40,1000,4000,FPGA_62_18_22,62,18,22,A2F_14245,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,460,40,1000,4000,FPGA_62_18_21,62,18,21,A2F_14246,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_20,62,18,20,A2F_14247,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_19,62,18,19,A2F_14248,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_18,62,18,18,A2F_14249,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_17,62,18,17,A2F_14250,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_16,62,18,16,A2F_14251,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_15,62,18,15,A2F_14252,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_14,62,18,14,A2F_14253,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_13,62,18,13,A2F_14254,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,980,40,2000,1000,FPGA_62_18_12,62,18,12,A2F_14255,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,70,40,1000,1000,FPGA_62_18_71,62,18,71,F2A_14268,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_70,62,18,70,F2A_14269,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_69,62,18,69,F2A_14270,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_68,62,18,68,F2A_14271,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_67,62,18,67,F2A_14272,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_66,62,18,66,F2A_14273,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_65,62,18,65,F2A_14274,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_64,62,18,64,F2A_14275,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_63,62,18,63,F2A_14276,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,200,40,1000,2000,FPGA_62_18_62,62,18,62,F2A_14277,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,330,40,1000,3000,FPGA_62_18_61,62,18,61,F2A_14278,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,330,40,1000,3000,FPGA_62_18_60,62,18,60,F2A_14279,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,330,40,1000,3000,FPGA_62_18_59,62,18,59,F2A_14280,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,330,40,1000,3000,FPGA_62_18_58,62,18,58,F2A_14281,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_57,62,18,57,F2A_14282,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_56,62,18,56,F2A_14283,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_29,HR_3_28_14P,N5,590,40,1000,5000,FPGA_62_18_55,62,18,55,F2A_14284,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,720,40,1000,6000,FPGA_62_18_54,62,18,54,F2A_14285,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,720,40,1000,6000,FPGA_62_18_53,62,18,53,F2A_14286,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,720,40,1000,6000,FPGA_62_18_52,62,18,52,F2A_14287,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,720,40,1000,6000,FPGA_62_18_51,62,18,51,F2A_14288,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,720,40,1000,6000,FPGA_62_18_50,62,18,50,F2A_14289,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,720,40,1000,6000,FPGA_62_18_49,62,18,49,F2A_14290,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_30,HR_3_29_14N,N6,720,40,1000,6000,FPGA_62_18_48,62,18,48,F2A_14291,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,460,40,1000,4000,FPGA_62_19_23,62,19,23,A2F_14172,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,460,40,1000,4000,FPGA_62_19_22,62,19,22,A2F_14173,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,460,40,1000,4000,FPGA_62_19_21,62,19,21,A2F_14174,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_20,62,19,20,A2F_14175,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_19,62,19,19,A2F_14176,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_18,62,19,18,A2F_14177,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_17,62,19,17,A2F_14178,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_16,62,19,16,A2F_14179,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_15,62,19,15,A2F_14180,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_14,62,19,14,A2F_14181,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_13,62,19,13,A2F_14182,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,980,40,2000,1000,FPGA_62_19_12,62,19,12,A2F_14183,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,70,40,1000,1000,FPGA_62_19_71,62,19,71,F2A_14196,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_70,62,19,70,F2A_14197,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_69,62,19,69,F2A_14198,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_68,62,19,68,F2A_14199,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_67,62,19,67,F2A_14200,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_66,62,19,66,F2A_14201,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_65,62,19,65,F2A_14202,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_64,62,19,64,F2A_14203,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_63,62,19,63,F2A_14204,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,200,40,1000,2000,FPGA_62_19_62,62,19,62,F2A_14205,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,330,40,1000,3000,FPGA_62_19_61,62,19,61,F2A_14206,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,330,40,1000,3000,FPGA_62_19_60,62,19,60,F2A_14207,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,330,40,1000,3000,FPGA_62_19_59,62,19,59,F2A_14208,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,330,40,1000,3000,FPGA_62_19_58,62,19,58,F2A_14209,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_57,62,19,57,F2A_14210,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_56,62,19,56,F2A_14211,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_31,HR_3_30_15P,M4,590,40,1000,5000,FPGA_62_19_55,62,19,55,F2A_14212,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,720,40,1000,6000,FPGA_62_19_54,62,19,54,F2A_14213,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,720,40,1000,6000,FPGA_62_19_53,62,19,53,F2A_14214,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,720,40,1000,6000,FPGA_62_19_52,62,19,52,F2A_14215,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,720,40,1000,6000,FPGA_62_19_51,62,19,51,F2A_14216,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,720,40,1000,6000,FPGA_62_19_50,62,19,50,F2A_14217,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,720,40,1000,6000,FPGA_62_19_49,62,19,49,F2A_14218,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_32,HR_3_31_15N,M5,720,40,1000,6000,FPGA_62_19_48,62,19,48,F2A_14219,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,460,40,1000,4000,FPGA_62_20_23,62,20,23,A2F_14100,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,460,40,1000,4000,FPGA_62_20_22,62,20,22,A2F_14101,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,460,40,1000,4000,FPGA_62_20_21,62,20,21,A2F_14102,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_20,62,20,20,A2F_14103,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_19,62,20,19,A2F_14104,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_18,62,20,18,A2F_14105,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_17,62,20,17,A2F_14106,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_16,62,20,16,A2F_14107,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_15,62,20,15,A2F_14108,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_14,62,20,14,A2F_14109,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_13,62,20,13,A2F_14110,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,980,40,2000,1000,FPGA_62_20_12,62,20,12,A2F_14111,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,70,40,1000,1000,FPGA_62_20_71,62,20,71,F2A_14124,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_70,62,20,70,F2A_14125,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_69,62,20,69,F2A_14126,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_68,62,20,68,F2A_14127,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_67,62,20,67,F2A_14128,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_66,62,20,66,F2A_14129,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_65,62,20,65,F2A_14130,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_64,62,20,64,F2A_14131,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_63,62,20,63,F2A_14132,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,200,40,1000,2000,FPGA_62_20_62,62,20,62,F2A_14133,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,330,40,1000,3000,FPGA_62_20_61,62,20,61,F2A_14134,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,330,40,1000,3000,FPGA_62_20_60,62,20,60,F2A_14135,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,330,40,1000,3000,FPGA_62_20_59,62,20,59,F2A_14136,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,330,40,1000,3000,FPGA_62_20_58,62,20,58,F2A_14137,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_57,62,20,57,F2A_14138,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_56,62,20,56,F2A_14139,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_33,HR_3_32_16P,H1,590,40,1000,5000,FPGA_62_20_55,62,20,55,F2A_14140,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,720,40,1000,6000,FPGA_62_20_54,62,20,54,F2A_14141,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,720,40,1000,6000,FPGA_62_20_53,62,20,53,F2A_14142,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,720,40,1000,6000,FPGA_62_20_52,62,20,52,F2A_14143,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,720,40,1000,6000,FPGA_62_20_51,62,20,51,F2A_14144,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,720,40,1000,6000,FPGA_62_20_50,62,20,50,F2A_14145,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,720,40,1000,6000,FPGA_62_20_49,62,20,49,F2A_14146,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_34,HR_3_33_16N,J1,720,40,1000,6000,FPGA_62_20_48,62,20,48,F2A_14147,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,460,40,1000,4000,FPGA_62_21_23,62,21,23,A2F_14028,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,460,40,1000,4000,FPGA_62_21_22,62,21,22,A2F_14029,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,460,40,1000,4000,FPGA_62_21_21,62,21,21,A2F_14030,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_20,62,21,20,A2F_14031,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_19,62,21,19,A2F_14032,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_18,62,21,18,A2F_14033,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_17,62,21,17,A2F_14034,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_16,62,21,16,A2F_14035,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_15,62,21,15,A2F_14036,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_14,62,21,14,A2F_14037,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_13,62,21,13,A2F_14038,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,980,40,2000,1000,FPGA_62_21_12,62,21,12,A2F_14039,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,70,40,1000,1000,FPGA_62_21_71,62,21,71,F2A_14052,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_70,62,21,70,F2A_14053,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_69,62,21,69,F2A_14054,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_68,62,21,68,F2A_14055,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_67,62,21,67,F2A_14056,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_66,62,21,66,F2A_14057,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_65,62,21,65,F2A_14058,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_64,62,21,64,F2A_14059,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_63,62,21,63,F2A_14060,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,200,40,1000,2000,FPGA_62_21_62,62,21,62,F2A_14061,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,330,40,1000,3000,FPGA_62_21_61,62,21,61,F2A_14062,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,330,40,1000,3000,FPGA_62_21_60,62,21,60,F2A_14063,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,330,40,1000,3000,FPGA_62_21_59,62,21,59,F2A_14064,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,330,40,1000,3000,FPGA_62_21_58,62,21,58,F2A_14065,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_57,62,21,57,F2A_14066,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_56,62,21,56,F2A_14067,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_35,HR_3_34_17P,H2,590,40,1000,5000,FPGA_62_21_55,62,21,55,F2A_14068,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,720,40,1000,6000,FPGA_62_21_54,62,21,54,F2A_14069,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,720,40,1000,6000,FPGA_62_21_53,62,21,53,F2A_14070,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,720,40,1000,6000,FPGA_62_21_52,62,21,52,F2A_14071,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,720,40,1000,6000,FPGA_62_21_51,62,21,51,F2A_14072,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,720,40,1000,6000,FPGA_62_21_50,62,21,50,F2A_14073,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,720,40,1000,6000,FPGA_62_21_49,62,21,49,F2A_14074,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_36,HR_3_35_17N,J2,720,40,1000,6000,FPGA_62_21_48,62,21,48,F2A_14075,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,460,40,1000,4000,FPGA_62_22_23,62,22,23,A2F_13956,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,460,40,1000,4000,FPGA_62_22_22,62,22,22,A2F_13957,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,460,40,1000,4000,FPGA_62_22_21,62,22,21,A2F_13958,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_20,62,22,20,A2F_13959,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_19,62,22,19,A2F_13960,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_18,62,22,18,A2F_13961,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_17,62,22,17,A2F_13962,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_16,62,22,16,A2F_13963,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_15,62,22,15,A2F_13964,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_14,62,22,14,A2F_13965,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_13,62,22,13,A2F_13966,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,980,40,2000,1000,FPGA_62_22_12,62,22,12,A2F_13967,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,70,40,1000,1000,FPGA_62_22_71,62,22,71,F2A_13980,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_70,62,22,70,F2A_13981,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_69,62,22,69,F2A_13982,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_68,62,22,68,F2A_13983,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_67,62,22,67,F2A_13984,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_66,62,22,66,F2A_13985,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_65,62,22,65,F2A_13986,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_64,62,22,64,F2A_13987,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_63,62,22,63,F2A_13988,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,200,40,1000,2000,FPGA_62_22_62,62,22,62,F2A_13989,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,330,40,1000,3000,FPGA_62_22_61,62,22,61,F2A_13990,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,330,40,1000,3000,FPGA_62_22_60,62,22,60,F2A_13991,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,330,40,1000,3000,FPGA_62_22_59,62,22,59,F2A_13992,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,330,40,1000,3000,FPGA_62_22_58,62,22,58,F2A_13993,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_57,62,22,57,F2A_13994,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_56,62,22,56,F2A_13995,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_37,HR_3_36_18P,K4,590,40,1000,5000,FPGA_62_22_55,62,22,55,F2A_13996,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,720,40,1000,6000,FPGA_62_22_54,62,22,54,F2A_13997,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,720,40,1000,6000,FPGA_62_22_53,62,22,53,F2A_13998,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,720,40,1000,6000,FPGA_62_22_52,62,22,52,F2A_13999,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,720,40,1000,6000,FPGA_62_22_51,62,22,51,F2A_14000,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,720,40,1000,6000,FPGA_62_22_50,62,22,50,F2A_14001,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,720,40,1000,6000,FPGA_62_22_49,62,22,49,F2A_14002,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_38,HR_3_37_18N,K3,720,40,1000,6000,FPGA_62_22_48,62,22,48,F2A_14003,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,460,40,1000,4000,FPGA_62_23_23,62,23,23,A2F_13884,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,460,40,1000,4000,FPGA_62_23_22,62,23,22,A2F_13885,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,460,40,1000,4000,FPGA_62_23_21,62,23,21,A2F_13886,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_20,62,23,20,A2F_13887,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_19,62,23,19,A2F_13888,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_18,62,23,18,A2F_13889,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_17,62,23,17,A2F_13890,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_16,62,23,16,A2F_13891,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_15,62,23,15,A2F_13892,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_14,62,23,14,A2F_13893,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_13,62,23,13,A2F_13894,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,980,40,2000,1000,FPGA_62_23_12,62,23,12,A2F_13895,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,70,40,1000,1000,FPGA_62_23_71,62,23,71,F2A_13908,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_70,62,23,70,F2A_13909,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_69,62,23,69,F2A_13910,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_68,62,23,68,F2A_13911,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_67,62,23,67,F2A_13912,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_66,62,23,66,F2A_13913,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_65,62,23,65,F2A_13914,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_64,62,23,64,F2A_13915,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_63,62,23,63,F2A_13916,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,200,40,1000,2000,FPGA_62_23_62,62,23,62,F2A_13917,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,330,40,1000,3000,FPGA_62_23_61,62,23,61,F2A_13918,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,330,40,1000,3000,FPGA_62_23_60,62,23,60,F2A_13919,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,330,40,1000,3000,FPGA_62_23_59,62,23,59,F2A_13920,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,330,40,1000,3000,FPGA_62_23_58,62,23,58,F2A_13921,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_57,62,23,57,F2A_13922,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_56,62,23,56,F2A_13923,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_39,HR_3_CC_38_19P,L5,590,40,1000,5000,FPGA_62_23_55,62,23,55,F2A_13924,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,720,40,1000,6000,FPGA_62_23_54,62,23,54,F2A_13925,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,720,40,1000,6000,FPGA_62_23_53,62,23,53,F2A_13926,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,720,40,1000,6000,FPGA_62_23_52,62,23,52,F2A_13927,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,720,40,1000,6000,FPGA_62_23_51,62,23,51,F2A_13928,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,720,40,1000,6000,FPGA_62_23_50,62,23,50,F2A_13929,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,720,40,1000,6000,FPGA_62_23_49,62,23,49,F2A_13930,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_1_40,HR_3_CC_39_19N,L4,720,40,1000,6000,FPGA_62_23_48,62,23,48,F2A_13931,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_24_23,62,24,23,A2F_13812,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_24_22,62,24,22,A2F_13813,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_24_21,62,24,21,A2F_13814,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_24_20,62,24,20,A2F_13815,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_24_19,62,24,19,A2F_13816,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_24_18,62,24,18,A2F_13817,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_24_17,62,24,17,A2F_13818,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_24_16,62,24,16,A2F_13819,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_24_15,62,24,15,A2F_13820,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_24_14,62,24,14,A2F_13821,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_24_13,62,24,13,A2F_13822,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_71,62,24,71,F2A_13836,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_70,62,24,70,F2A_13837,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_69,62,24,69,F2A_13838,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_68,62,24,68,F2A_13839,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_67,62,24,67,F2A_13840,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_66,62,24,66,F2A_13841,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_65,62,24,65,F2A_13842,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_64,62,24,64,F2A_13843,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_24_63,62,24,63,F2A_13844,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_25_23,62,25,23,A2F_13740,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_25_22,62,25,22,A2F_13741,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,460,40,1000,4000,FPGA_62_25_21,62,25,21,A2F_13742,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_20,62,25,20,A2F_13743,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_19,62,25,19,A2F_13744,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_18,62,25,18,A2F_13745,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_17,62,25,17,A2F_13746,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_16,62,25,16,A2F_13747,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_15,62,25,15,A2F_13748,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_14,62,25,14,A2F_13749,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_13,62,25,13,A2F_13750,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,980,40,2000,1000,FPGA_62_25_12,62,25,12,A2F_13751,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,70,40,1000,1000,FPGA_62_25_71,62,25,71,F2A_13764,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_70,62,25,70,F2A_13765,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_69,62,25,69,F2A_13766,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_68,62,25,68,F2A_13767,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_67,62,25,67,F2A_13768,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_66,62,25,66,F2A_13769,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_65,62,25,65,F2A_13770,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_64,62,25,64,F2A_13771,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_63,62,25,63,F2A_13772,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,200,40,1000,2000,FPGA_62_25_62,62,25,62,F2A_13773,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_25_61,62,25,61,F2A_13774,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_25_60,62,25,60,F2A_13775,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_25_59,62,25,59,F2A_13776,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,330,40,1000,3000,FPGA_62_25_58,62,25,58,F2A_13777,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_57,62,25,57,F2A_13778,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_56,62,25,56,F2A_13779,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_1,HR_5_0_0P,J3,590,40,1000,5000,FPGA_62_25_55,62,25,55,F2A_13780,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,720,40,1000,6000,FPGA_62_25_54,62,25,54,F2A_13781,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,720,40,1000,6000,FPGA_62_25_53,62,25,53,F2A_13782,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,720,40,1000,6000,FPGA_62_25_52,62,25,52,F2A_13783,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,720,40,1000,6000,FPGA_62_25_51,62,25,51,F2A_13784,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,720,40,1000,6000,FPGA_62_25_50,62,25,50,F2A_13785,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,720,40,1000,6000,FPGA_62_25_49,62,25,49,F2A_13786,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_2,HR_5_1_0N,H3,720,40,1000,6000,FPGA_62_25_48,62,25,48,F2A_13787,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,460,40,1000,4000,FPGA_62_26_23,62,26,23,A2F_13668,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,460,40,1000,4000,FPGA_62_26_22,62,26,22,A2F_13669,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,460,40,1000,4000,FPGA_62_26_21,62,26,21,A2F_13670,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_20,62,26,20,A2F_13671,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_19,62,26,19,A2F_13672,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_18,62,26,18,A2F_13673,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_17,62,26,17,A2F_13674,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_16,62,26,16,A2F_13675,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_15,62,26,15,A2F_13676,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_14,62,26,14,A2F_13677,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_13,62,26,13,A2F_13678,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,980,40,2000,1000,FPGA_62_26_12,62,26,12,A2F_13679,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,70,40,1000,1000,FPGA_62_26_71,62,26,71,F2A_13692,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_70,62,26,70,F2A_13693,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_69,62,26,69,F2A_13694,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_68,62,26,68,F2A_13695,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_67,62,26,67,F2A_13696,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_66,62,26,66,F2A_13697,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_65,62,26,65,F2A_13698,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_64,62,26,64,F2A_13699,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_63,62,26,63,F2A_13700,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,200,40,1000,2000,FPGA_62_26_62,62,26,62,F2A_13701,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,330,40,1000,3000,FPGA_62_26_61,62,26,61,F2A_13702,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,330,40,1000,3000,FPGA_62_26_60,62,26,60,F2A_13703,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,330,40,1000,3000,FPGA_62_26_59,62,26,59,F2A_13704,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,330,40,1000,3000,FPGA_62_26_58,62,26,58,F2A_13705,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_57,62,26,57,F2A_13706,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_56,62,26,56,F2A_13707,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_3,HR_5_2_1P,E1,590,40,1000,5000,FPGA_62_26_55,62,26,55,F2A_13708,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,720,40,1000,6000,FPGA_62_26_54,62,26,54,F2A_13709,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,720,40,1000,6000,FPGA_62_26_53,62,26,53,F2A_13710,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,720,40,1000,6000,FPGA_62_26_52,62,26,52,F2A_13711,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,720,40,1000,6000,FPGA_62_26_51,62,26,51,F2A_13712,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,720,40,1000,6000,FPGA_62_26_50,62,26,50,F2A_13713,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,720,40,1000,6000,FPGA_62_26_49,62,26,49,F2A_13714,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_4,HR_5_3_1N,F1,720,40,1000,6000,FPGA_62_26_48,62,26,48,F2A_13715,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,460,40,1000,4000,FPGA_62_27_23,62,27,23,A2F_13596,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,460,40,1000,4000,FPGA_62_27_22,62,27,22,A2F_13597,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,460,40,1000,4000,FPGA_62_27_21,62,27,21,A2F_13598,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_20,62,27,20,A2F_13599,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_19,62,27,19,A2F_13600,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_18,62,27,18,A2F_13601,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_17,62,27,17,A2F_13602,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_16,62,27,16,A2F_13603,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_15,62,27,15,A2F_13604,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_14,62,27,14,A2F_13605,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_13,62,27,13,A2F_13606,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,980,40,2000,1000,FPGA_62_27_12,62,27,12,A2F_13607,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,70,40,1000,1000,FPGA_62_27_71,62,27,71,F2A_13620,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_70,62,27,70,F2A_13621,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_69,62,27,69,F2A_13622,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_68,62,27,68,F2A_13623,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_67,62,27,67,F2A_13624,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_66,62,27,66,F2A_13625,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_65,62,27,65,F2A_13626,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_64,62,27,64,F2A_13627,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_63,62,27,63,F2A_13628,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,200,40,1000,2000,FPGA_62_27_62,62,27,62,F2A_13629,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,330,40,1000,3000,FPGA_62_27_61,62,27,61,F2A_13630,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,330,40,1000,3000,FPGA_62_27_60,62,27,60,F2A_13631,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,330,40,1000,3000,FPGA_62_27_59,62,27,59,F2A_13632,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,330,40,1000,3000,FPGA_62_27_58,62,27,58,F2A_13633,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_57,62,27,57,F2A_13634,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_56,62,27,56,F2A_13635,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_5,HR_5_4_2P,C1,590,40,1000,5000,FPGA_62_27_55,62,27,55,F2A_13636,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,720,40,1000,6000,FPGA_62_27_54,62,27,54,F2A_13637,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,720,40,1000,6000,FPGA_62_27_53,62,27,53,F2A_13638,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,720,40,1000,6000,FPGA_62_27_52,62,27,52,F2A_13639,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,720,40,1000,6000,FPGA_62_27_51,62,27,51,F2A_13640,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,720,40,1000,6000,FPGA_62_27_50,62,27,50,F2A_13641,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,720,40,1000,6000,FPGA_62_27_49,62,27,49,F2A_13642,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_6,HR_5_5_2N,B1,720,40,1000,6000,FPGA_62_27_48,62,27,48,F2A_13643,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,460,40,1000,4000,FPGA_62_28_23,62,28,23,A2F_13524,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,460,40,1000,4000,FPGA_62_28_22,62,28,22,A2F_13525,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,460,40,1000,4000,FPGA_62_28_21,62,28,21,A2F_13526,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_20,62,28,20,A2F_13527,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_19,62,28,19,A2F_13528,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_18,62,28,18,A2F_13529,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_17,62,28,17,A2F_13530,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_16,62,28,16,A2F_13531,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_15,62,28,15,A2F_13532,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_14,62,28,14,A2F_13533,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_13,62,28,13,A2F_13534,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,980,40,2000,1000,FPGA_62_28_12,62,28,12,A2F_13535,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,70,40,1000,1000,FPGA_62_28_71,62,28,71,F2A_13548,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_70,62,28,70,F2A_13549,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_69,62,28,69,F2A_13550,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_68,62,28,68,F2A_13551,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_67,62,28,67,F2A_13552,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_66,62,28,66,F2A_13553,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_65,62,28,65,F2A_13554,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_64,62,28,64,F2A_13555,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_63,62,28,63,F2A_13556,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,200,40,1000,2000,FPGA_62_28_62,62,28,62,F2A_13557,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,330,40,1000,3000,FPGA_62_28_61,62,28,61,F2A_13558,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,330,40,1000,3000,FPGA_62_28_60,62,28,60,F2A_13559,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,330,40,1000,3000,FPGA_62_28_59,62,28,59,F2A_13560,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,330,40,1000,3000,FPGA_62_28_58,62,28,58,F2A_13561,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_57,62,28,57,F2A_13562,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_56,62,28,56,F2A_13563,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_7,HR_5_6_3P,E2,590,40,1000,5000,FPGA_62_28_55,62,28,55,F2A_13564,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,720,40,1000,6000,FPGA_62_28_54,62,28,54,F2A_13565,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,720,40,1000,6000,FPGA_62_28_53,62,28,53,F2A_13566,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,720,40,1000,6000,FPGA_62_28_52,62,28,52,F2A_13567,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,720,40,1000,6000,FPGA_62_28_51,62,28,51,F2A_13568,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,720,40,1000,6000,FPGA_62_28_50,62,28,50,F2A_13569,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,720,40,1000,6000,FPGA_62_28_49,62,28,49,F2A_13570,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_8,HR_5_7_3N,D2,720,40,1000,6000,FPGA_62_28_48,62,28,48,F2A_13571,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,460,40,1000,4000,FPGA_62_29_23,62,29,23,A2F_13452,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,460,40,1000,4000,FPGA_62_29_22,62,29,22,A2F_13453,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,460,40,1000,4000,FPGA_62_29_21,62,29,21,A2F_13454,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_20,62,29,20,A2F_13455,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_19,62,29,19,A2F_13456,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_18,62,29,18,A2F_13457,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_17,62,29,17,A2F_13458,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_16,62,29,16,A2F_13459,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_15,62,29,15,A2F_13460,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_14,62,29,14,A2F_13461,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_13,62,29,13,A2F_13462,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,980,40,2000,1000,FPGA_62_29_12,62,29,12,A2F_13463,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,70,40,1000,1000,FPGA_62_29_71,62,29,71,F2A_13476,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_70,62,29,70,F2A_13477,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_69,62,29,69,F2A_13478,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_68,62,29,68,F2A_13479,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_67,62,29,67,F2A_13480,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_66,62,29,66,F2A_13481,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_65,62,29,65,F2A_13482,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_64,62,29,64,F2A_13483,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_63,62,29,63,F2A_13484,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,200,40,1000,2000,FPGA_62_29_62,62,29,62,F2A_13485,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,330,40,1000,3000,FPGA_62_29_61,62,29,61,F2A_13486,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,330,40,1000,3000,FPGA_62_29_60,62,29,60,F2A_13487,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,330,40,1000,3000,FPGA_62_29_59,62,29,59,F2A_13488,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,330,40,1000,3000,FPGA_62_29_58,62,29,58,F2A_13489,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_57,62,29,57,F2A_13490,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_56,62,29,56,F2A_13491,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_9,HR_5_8_4P,F3,590,40,1000,5000,FPGA_62_29_55,62,29,55,F2A_13492,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,720,40,1000,6000,FPGA_62_29_54,62,29,54,F2A_13493,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,720,40,1000,6000,FPGA_62_29_53,62,29,53,F2A_13494,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,720,40,1000,6000,FPGA_62_29_52,62,29,52,F2A_13495,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,720,40,1000,6000,FPGA_62_29_51,62,29,51,F2A_13496,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,720,40,1000,6000,FPGA_62_29_50,62,29,50,F2A_13497,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,720,40,1000,6000,FPGA_62_29_49,62,29,49,F2A_13498,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_10,HR_5_9_4N,G3,720,40,1000,6000,FPGA_62_29_48,62,29,48,F2A_13499,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,460,40,1000,4000,FPGA_62_30_23,62,30,23,A2F_13380,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,460,40,1000,4000,FPGA_62_30_22,62,30,22,A2F_13381,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,460,40,1000,4000,FPGA_62_30_21,62,30,21,A2F_13382,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_20,62,30,20,A2F_13383,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_19,62,30,19,A2F_13384,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_18,62,30,18,A2F_13385,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_17,62,30,17,A2F_13386,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_16,62,30,16,A2F_13387,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_15,62,30,15,A2F_13388,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_14,62,30,14,A2F_13389,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_13,62,30,13,A2F_13390,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,980,40,2000,1000,FPGA_62_30_12,62,30,12,A2F_13391,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,70,40,1000,1000,FPGA_62_30_71,62,30,71,F2A_13404,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_70,62,30,70,F2A_13405,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_69,62,30,69,F2A_13406,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_68,62,30,68,F2A_13407,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_67,62,30,67,F2A_13408,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_66,62,30,66,F2A_13409,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_65,62,30,65,F2A_13410,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_64,62,30,64,F2A_13411,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_63,62,30,63,F2A_13412,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,200,40,1000,2000,FPGA_62_30_62,62,30,62,F2A_13413,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,330,40,1000,3000,FPGA_62_30_61,62,30,61,F2A_13414,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,330,40,1000,3000,FPGA_62_30_60,62,30,60,F2A_13415,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,330,40,1000,3000,FPGA_62_30_59,62,30,59,F2A_13416,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,330,40,1000,3000,FPGA_62_30_58,62,30,58,F2A_13417,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_57,62,30,57,F2A_13418,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_56,62,30,56,F2A_13419,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_11,HR_5_10_5P,K5,590,40,1000,5000,FPGA_62_30_55,62,30,55,F2A_13420,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,720,40,1000,6000,FPGA_62_30_54,62,30,54,F2A_13421,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,720,40,1000,6000,FPGA_62_30_53,62,30,53,F2A_13422,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,720,40,1000,6000,FPGA_62_30_52,62,30,52,F2A_13423,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,720,40,1000,6000,FPGA_62_30_51,62,30,51,F2A_13424,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,720,40,1000,6000,FPGA_62_30_50,62,30,50,F2A_13425,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,720,40,1000,6000,FPGA_62_30_49,62,30,49,F2A_13426,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_12,HR_5_11_5N,K6,720,40,1000,6000,FPGA_62_30_48,62,30,48,F2A_13427,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,460,40,1000,4000,FPGA_62_31_23,62,31,23,A2F_13308,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,460,40,1000,4000,FPGA_62_31_22,62,31,22,A2F_13309,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,460,40,1000,4000,FPGA_62_31_21,62,31,21,A2F_13310,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_20,62,31,20,A2F_13311,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_19,62,31,19,A2F_13312,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_18,62,31,18,A2F_13313,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_17,62,31,17,A2F_13314,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_16,62,31,16,A2F_13315,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_15,62,31,15,A2F_13316,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_14,62,31,14,A2F_13317,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_13,62,31,13,A2F_13318,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,980,40,2000,1000,FPGA_62_31_12,62,31,12,A2F_13319,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,70,40,1000,1000,FPGA_62_31_71,62,31,71,F2A_13332,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_70,62,31,70,F2A_13333,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_69,62,31,69,F2A_13334,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_68,62,31,68,F2A_13335,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_67,62,31,67,F2A_13336,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_66,62,31,66,F2A_13337,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_65,62,31,65,F2A_13338,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_64,62,31,64,F2A_13339,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_63,62,31,63,F2A_13340,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,200,40,1000,2000,FPGA_62_31_62,62,31,62,F2A_13341,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,330,40,1000,3000,FPGA_62_31_61,62,31,61,F2A_13342,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,330,40,1000,3000,FPGA_62_31_60,62,31,60,F2A_13343,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,330,40,1000,3000,FPGA_62_31_59,62,31,59,F2A_13344,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,330,40,1000,3000,FPGA_62_31_58,62,31,58,F2A_13345,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_57,62,31,57,F2A_13346,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_56,62,31,56,F2A_13347,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_13,HR_5_12_6P,C3,590,40,1000,5000,FPGA_62_31_55,62,31,55,F2A_13348,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,720,40,1000,6000,FPGA_62_31_54,62,31,54,F2A_13349,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,720,40,1000,6000,FPGA_62_31_53,62,31,53,F2A_13350,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,720,40,1000,6000,FPGA_62_31_52,62,31,52,F2A_13351,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,720,40,1000,6000,FPGA_62_31_51,62,31,51,F2A_13352,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,720,40,1000,6000,FPGA_62_31_50,62,31,50,F2A_13353,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,720,40,1000,6000,FPGA_62_31_49,62,31,49,F2A_13354,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_14,HR_5_13_6N,C2,720,40,1000,6000,FPGA_62_31_48,62,31,48,F2A_13355,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,460,40,1000,4000,FPGA_62_32_23,62,32,23,A2F_13236,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,460,40,1000,4000,FPGA_62_32_22,62,32,22,A2F_13237,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,460,40,1000,4000,FPGA_62_32_21,62,32,21,A2F_13238,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_20,62,32,20,A2F_13239,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_19,62,32,19,A2F_13240,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_18,62,32,18,A2F_13241,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_17,62,32,17,A2F_13242,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_16,62,32,16,A2F_13243,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_15,62,32,15,A2F_13244,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_14,62,32,14,A2F_13245,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_13,62,32,13,A2F_13246,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,980,40,2000,1000,FPGA_62_32_12,62,32,12,A2F_13247,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,70,40,1000,1000,FPGA_62_32_71,62,32,71,F2A_13260,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_70,62,32,70,F2A_13261,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_69,62,32,69,F2A_13262,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_68,62,32,68,F2A_13263,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_67,62,32,67,F2A_13264,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_66,62,32,66,F2A_13265,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_65,62,32,65,F2A_13266,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_64,62,32,64,F2A_13267,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_63,62,32,63,F2A_13268,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,200,40,1000,2000,FPGA_62_32_62,62,32,62,F2A_13269,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,330,40,1000,3000,FPGA_62_32_61,62,32,61,F2A_13270,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,330,40,1000,3000,FPGA_62_32_60,62,32,60,F2A_13271,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,330,40,1000,3000,FPGA_62_32_59,62,32,59,F2A_13272,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,330,40,1000,3000,FPGA_62_32_58,62,32,58,F2A_13273,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_57,62,32,57,F2A_13274,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_56,62,32,56,F2A_13275,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_15,HR_5_14_7P,D3,590,40,1000,5000,FPGA_62_32_55,62,32,55,F2A_13276,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,720,40,1000,6000,FPGA_62_32_54,62,32,54,F2A_13277,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,720,40,1000,6000,FPGA_62_32_53,62,32,53,F2A_13278,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,720,40,1000,6000,FPGA_62_32_52,62,32,52,F2A_13279,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,720,40,1000,6000,FPGA_62_32_51,62,32,51,F2A_13280,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,720,40,1000,6000,FPGA_62_32_50,62,32,50,F2A_13281,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,720,40,1000,6000,FPGA_62_32_49,62,32,49,F2A_13282,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_16,HR_5_15_7N,E3,720,40,1000,6000,FPGA_62_32_48,62,32,48,F2A_13283,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,460,40,1000,4000,FPGA_62_33_23,62,33,23,A2F_13164,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,460,40,1000,4000,FPGA_62_33_22,62,33,22,A2F_13165,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,460,40,1000,4000,FPGA_62_33_21,62,33,21,A2F_13166,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_20,62,33,20,A2F_13167,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_19,62,33,19,A2F_13168,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_18,62,33,18,A2F_13169,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_17,62,33,17,A2F_13170,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_16,62,33,16,A2F_13171,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_15,62,33,15,A2F_13172,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_14,62,33,14,A2F_13173,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_13,62,33,13,A2F_13174,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,980,40,2000,1000,FPGA_62_33_12,62,33,12,A2F_13175,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,70,40,1000,1000,FPGA_62_33_71,62,33,71,F2A_13188,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_70,62,33,70,F2A_13189,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_69,62,33,69,F2A_13190,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_68,62,33,68,F2A_13191,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_67,62,33,67,F2A_13192,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_66,62,33,66,F2A_13193,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_65,62,33,65,F2A_13194,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_64,62,33,64,F2A_13195,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_63,62,33,63,F2A_13196,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,200,40,1000,2000,FPGA_62_33_62,62,33,62,F2A_13197,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,330,40,1000,3000,FPGA_62_33_61,62,33,61,F2A_13198,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,330,40,1000,3000,FPGA_62_33_60,62,33,60,F2A_13199,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,330,40,1000,3000,FPGA_62_33_59,62,33,59,F2A_13200,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,330,40,1000,3000,FPGA_62_33_58,62,33,58,F2A_13201,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_57,62,33,57,F2A_13202,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_56,62,33,56,F2A_13203,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_17,HR_5_16_8P,H5,590,40,1000,5000,FPGA_62_33_55,62,33,55,F2A_13204,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,720,40,1000,6000,FPGA_62_33_54,62,33,54,F2A_13205,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,720,40,1000,6000,FPGA_62_33_53,62,33,53,F2A_13206,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,720,40,1000,6000,FPGA_62_33_52,62,33,52,F2A_13207,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,720,40,1000,6000,FPGA_62_33_51,62,33,51,F2A_13208,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,720,40,1000,6000,FPGA_62_33_50,62,33,50,F2A_13209,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,720,40,1000,6000,FPGA_62_33_49,62,33,49,F2A_13210,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_18,HR_5_17_8N,J5,720,40,1000,6000,FPGA_62_33_48,62,33,48,F2A_13211,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,460,40,1000,4000,FPGA_62_34_23,62,34,23,A2F_13092,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,460,40,1000,4000,FPGA_62_34_22,62,34,22,A2F_13093,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,460,40,1000,4000,FPGA_62_34_21,62,34,21,A2F_13094,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_20,62,34,20,A2F_13095,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_19,62,34,19,A2F_13096,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_18,62,34,18,A2F_13097,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_17,62,34,17,A2F_13098,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_16,62,34,16,A2F_13099,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_15,62,34,15,A2F_13100,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_14,62,34,14,A2F_13101,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_13,62,34,13,A2F_13102,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,980,40,2000,1000,FPGA_62_34_12,62,34,12,A2F_13103,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,70,40,1000,1000,FPGA_62_34_71,62,34,71,F2A_13116,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_70,62,34,70,F2A_13117,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_69,62,34,69,F2A_13118,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_68,62,34,68,F2A_13119,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_67,62,34,67,F2A_13120,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_66,62,34,66,F2A_13121,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_65,62,34,65,F2A_13122,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_64,62,34,64,F2A_13123,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_63,62,34,63,F2A_13124,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,200,40,1000,2000,FPGA_62_34_62,62,34,62,F2A_13125,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,330,40,1000,3000,FPGA_62_34_61,62,34,61,F2A_13126,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,330,40,1000,3000,FPGA_62_34_60,62,34,60,F2A_13127,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,330,40,1000,3000,FPGA_62_34_59,62,34,59,F2A_13128,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,330,40,1000,3000,FPGA_62_34_58,62,34,58,F2A_13129,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_57,62,34,57,F2A_13130,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_56,62,34,56,F2A_13131,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_19,HR_5_CC_18_9P,G4,590,40,1000,5000,FPGA_62_34_55,62,34,55,F2A_13132,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,720,40,1000,6000,FPGA_62_34_54,62,34,54,F2A_13133,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,720,40,1000,6000,FPGA_62_34_53,62,34,53,F2A_13134,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,720,40,1000,6000,FPGA_62_34_52,62,34,52,F2A_13135,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,720,40,1000,6000,FPGA_62_34_51,62,34,51,F2A_13136,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,720,40,1000,6000,FPGA_62_34_50,62,34,50,F2A_13137,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,720,40,1000,6000,FPGA_62_34_49,62,34,49,F2A_13138,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_20,HR_5_CC_19_9N,F4,720,40,1000,6000,FPGA_62_34_48,62,34,48,F2A_13139,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_35_23,62,35,23,A2F_13020,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_35_22,62,35,22,A2F_13021,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_35_21,62,35,21,A2F_13022,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_35_20,62,35,20,A2F_13023,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_35_19,62,35,19,A2F_13024,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_35_18,62,35,18,A2F_13025,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_35_17,62,35,17,A2F_13026,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_35_16,62,35,16,A2F_13027,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_35_15,62,35,15,A2F_13028,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_35_14,62,35,14,A2F_13029,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_35_13,62,35,13,A2F_13030,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_71,62,35,71,F2A_13044,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_70,62,35,70,F2A_13045,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_69,62,35,69,F2A_13046,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_68,62,35,68,F2A_13047,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_67,62,35,67,F2A_13048,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_66,62,35,66,F2A_13049,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_65,62,35,65,F2A_13050,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_64,62,35,64,F2A_13051,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_35_63,62,35,63,F2A_13052,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,.,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_36_23,62,36,23,A2F_12948,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_36_22,62,36,22,A2F_12949,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,460,40,1000,4000,FPGA_62_36_21,62,36,21,A2F_12950,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_20,62,36,20,A2F_12951,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_19,62,36,19,A2F_12952,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_18,62,36,18,A2F_12953,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_17,62,36,17,A2F_12954,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_16,62,36,16,A2F_12955,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_15,62,36,15,A2F_12956,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_14,62,36,14,A2F_12957,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_13,62,36,13,A2F_12958,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,980,40,2000,1000,FPGA_62_36_12,62,36,12,A2F_12959,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,70,40,1000,1000,FPGA_62_36_71,62,36,71,F2A_12972,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_70,62,36,70,F2A_12973,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_69,62,36,69,F2A_12974,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_68,62,36,68,F2A_12975,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_67,62,36,67,F2A_12976,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_66,62,36,66,F2A_12977,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_65,62,36,65,F2A_12978,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_64,62,36,64,F2A_12979,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_63,62,36,63,F2A_12980,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,200,40,1000,2000,FPGA_62_36_62,62,36,62,F2A_12981,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_36_61,62,36,61,F2A_12982,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_36_60,62,36,60,F2A_12983,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_36_59,62,36,59,F2A_12984,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,330,40,1000,3000,FPGA_62_36_58,62,36,58,F2A_12985,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_57,62,36,57,F2A_12986,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_56,62,36,56,F2A_12987,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_21,HR_5_20_10P,E5,590,40,1000,5000,FPGA_62_36_55,62,36,55,F2A_12988,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,720,40,1000,6000,FPGA_62_36_54,62,36,54,F2A_12989,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,720,40,1000,6000,FPGA_62_36_53,62,36,53,F2A_12990,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,720,40,1000,6000,FPGA_62_36_52,62,36,52,F2A_12991,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,720,40,1000,6000,FPGA_62_36_51,62,36,51,F2A_12992,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,720,40,1000,6000,FPGA_62_36_50,62,36,50,F2A_12993,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,720,40,1000,6000,FPGA_62_36_49,62,36,49,F2A_12994,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_22,HR_5_21_10N,E4,720,40,1000,6000,FPGA_62_36_48,62,36,48,F2A_12995,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,460,40,1000,4000,FPGA_62_37_23,62,37,23,A2F_12876,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,460,40,1000,4000,FPGA_62_37_22,62,37,22,A2F_12877,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,460,40,1000,4000,FPGA_62_37_21,62,37,21,A2F_12878,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_20,62,37,20,A2F_12879,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_19,62,37,19,A2F_12880,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_18,62,37,18,A2F_12881,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_17,62,37,17,A2F_12882,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_16,62,37,16,A2F_12883,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_15,62,37,15,A2F_12884,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_14,62,37,14,A2F_12885,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_13,62,37,13,A2F_12886,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,980,40,2000,1000,FPGA_62_37_12,62,37,12,A2F_12887,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,70,40,1000,1000,FPGA_62_37_71,62,37,71,F2A_12900,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_70,62,37,70,F2A_12901,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_69,62,37,69,F2A_12902,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_68,62,37,68,F2A_12903,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_67,62,37,67,F2A_12904,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_66,62,37,66,F2A_12905,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_65,62,37,65,F2A_12906,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_64,62,37,64,F2A_12907,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_63,62,37,63,F2A_12908,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,200,40,1000,2000,FPGA_62_37_62,62,37,62,F2A_12909,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,330,40,1000,3000,FPGA_62_37_61,62,37,61,F2A_12910,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,330,40,1000,3000,FPGA_62_37_60,62,37,60,F2A_12911,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,330,40,1000,3000,FPGA_62_37_59,62,37,59,F2A_12912,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,330,40,1000,3000,FPGA_62_37_58,62,37,58,F2A_12913,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_57,62,37,57,F2A_12914,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_56,62,37,56,F2A_12915,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_23,HR_5_22_11P,G5,590,40,1000,5000,FPGA_62_37_55,62,37,55,F2A_12916,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,720,40,1000,6000,FPGA_62_37_54,62,37,54,F2A_12917,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,720,40,1000,6000,FPGA_62_37_53,62,37,53,F2A_12918,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,720,40,1000,6000,FPGA_62_37_52,62,37,52,F2A_12919,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,720,40,1000,6000,FPGA_62_37_51,62,37,51,F2A_12920,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,720,40,1000,6000,FPGA_62_37_50,62,37,50,F2A_12921,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,720,40,1000,6000,FPGA_62_37_49,62,37,49,F2A_12922,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_24,HR_5_23_11N,F5,720,40,1000,6000,FPGA_62_37_48,62,37,48,F2A_12923,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,460,40,1000,4000,FPGA_62_38_23,62,38,23,A2F_12804,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,460,40,1000,4000,FPGA_62_38_22,62,38,22,A2F_12805,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,460,40,1000,4000,FPGA_62_38_21,62,38,21,A2F_12806,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_20,62,38,20,A2F_12807,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_19,62,38,19,A2F_12808,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_18,62,38,18,A2F_12809,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_17,62,38,17,A2F_12810,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_16,62,38,16,A2F_12811,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_15,62,38,15,A2F_12812,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_14,62,38,14,A2F_12813,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_13,62,38,13,A2F_12814,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,980,40,2000,1000,FPGA_62_38_12,62,38,12,A2F_12815,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,70,40,1000,1000,FPGA_62_38_71,62,38,71,F2A_12828,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_70,62,38,70,F2A_12829,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_69,62,38,69,F2A_12830,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_68,62,38,68,F2A_12831,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_67,62,38,67,F2A_12832,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_66,62,38,66,F2A_12833,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_65,62,38,65,F2A_12834,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_64,62,38,64,F2A_12835,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_63,62,38,63,F2A_12836,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,200,40,1000,2000,FPGA_62_38_62,62,38,62,F2A_12837,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,330,40,1000,3000,FPGA_62_38_61,62,38,61,F2A_12838,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,330,40,1000,3000,FPGA_62_38_60,62,38,60,F2A_12839,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,330,40,1000,3000,FPGA_62_38_59,62,38,59,F2A_12840,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,330,40,1000,3000,FPGA_62_38_58,62,38,58,F2A_12841,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_57,62,38,57,F2A_12842,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_56,62,38,56,F2A_12843,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_25,HR_5_24_12P,H6,590,40,1000,5000,FPGA_62_38_55,62,38,55,F2A_12844,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,720,40,1000,6000,FPGA_62_38_54,62,38,54,F2A_12845,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,720,40,1000,6000,FPGA_62_38_53,62,38,53,F2A_12846,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,720,40,1000,6000,FPGA_62_38_52,62,38,52,F2A_12847,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,720,40,1000,6000,FPGA_62_38_51,62,38,51,F2A_12848,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,720,40,1000,6000,FPGA_62_38_50,62,38,50,F2A_12849,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,720,40,1000,6000,FPGA_62_38_49,62,38,49,F2A_12850,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_26,HR_5_25_12N,G6,720,40,1000,6000,FPGA_62_38_48,62,38,48,F2A_12851,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,460,40,1000,4000,FPGA_62_39_23,62,39,23,A2F_12732,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,460,40,1000,4000,FPGA_62_39_22,62,39,22,A2F_12733,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,460,40,1000,4000,FPGA_62_39_21,62,39,21,A2F_12734,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_20,62,39,20,A2F_12735,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_19,62,39,19,A2F_12736,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_18,62,39,18,A2F_12737,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_17,62,39,17,A2F_12738,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_16,62,39,16,A2F_12739,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_15,62,39,15,A2F_12740,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_14,62,39,14,A2F_12741,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_13,62,39,13,A2F_12742,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,980,40,2000,1000,FPGA_62_39_12,62,39,12,A2F_12743,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,70,40,1000,1000,FPGA_62_39_71,62,39,71,F2A_12756,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_70,62,39,70,F2A_12757,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_69,62,39,69,F2A_12758,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_68,62,39,68,F2A_12759,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_67,62,39,67,F2A_12760,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_66,62,39,66,F2A_12761,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_65,62,39,65,F2A_12762,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_64,62,39,64,F2A_12763,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_63,62,39,63,F2A_12764,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,200,40,1000,2000,FPGA_62_39_62,62,39,62,F2A_12765,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,330,40,1000,3000,FPGA_62_39_61,62,39,61,F2A_12766,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,330,40,1000,3000,FPGA_62_39_60,62,39,60,F2A_12767,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,330,40,1000,3000,FPGA_62_39_59,62,39,59,F2A_12768,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,330,40,1000,3000,FPGA_62_39_58,62,39,58,F2A_12769,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_57,62,39,57,F2A_12770,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_56,62,39,56,F2A_12771,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_27,HR_5_26_13P,A2,590,40,1000,5000,FPGA_62_39_55,62,39,55,F2A_12772,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,720,40,1000,6000,FPGA_62_39_54,62,39,54,F2A_12773,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,720,40,1000,6000,FPGA_62_39_53,62,39,53,F2A_12774,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,720,40,1000,6000,FPGA_62_39_52,62,39,52,F2A_12775,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,720,40,1000,6000,FPGA_62_39_51,62,39,51,F2A_12776,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,720,40,1000,6000,FPGA_62_39_50,62,39,50,F2A_12777,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,720,40,1000,6000,FPGA_62_39_49,62,39,49,F2A_12778,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_28,HR_5_27_13N,A3,720,40,1000,6000,FPGA_62_39_48,62,39,48,F2A_12779,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,460,40,1000,4000,FPGA_62_40_23,62,40,23,A2F_12660,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,460,40,1000,4000,FPGA_62_40_22,62,40,22,A2F_12661,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,460,40,1000,4000,FPGA_62_40_21,62,40,21,A2F_12662,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_20,62,40,20,A2F_12663,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_19,62,40,19,A2F_12664,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_18,62,40,18,A2F_12665,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_17,62,40,17,A2F_12666,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_16,62,40,16,A2F_12667,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_15,62,40,15,A2F_12668,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_14,62,40,14,A2F_12669,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_13,62,40,13,A2F_12670,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,980,40,2000,1000,FPGA_62_40_12,62,40,12,A2F_12671,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,70,40,1000,1000,FPGA_62_40_71,62,40,71,F2A_12684,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_70,62,40,70,F2A_12685,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_69,62,40,69,F2A_12686,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_68,62,40,68,F2A_12687,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_67,62,40,67,F2A_12688,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_66,62,40,66,F2A_12689,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_65,62,40,65,F2A_12690,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_64,62,40,64,F2A_12691,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_63,62,40,63,F2A_12692,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,200,40,1000,2000,FPGA_62_40_62,62,40,62,F2A_12693,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,330,40,1000,3000,FPGA_62_40_61,62,40,61,F2A_12694,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,330,40,1000,3000,FPGA_62_40_60,62,40,60,F2A_12695,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,330,40,1000,3000,FPGA_62_40_59,62,40,59,F2A_12696,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,330,40,1000,3000,FPGA_62_40_58,62,40,58,F2A_12697,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_57,62,40,57,F2A_12698,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_56,62,40,56,F2A_12699,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_29,HR_5_28_14P,B4,590,40,1000,5000,FPGA_62_40_55,62,40,55,F2A_12700,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,720,40,1000,6000,FPGA_62_40_54,62,40,54,F2A_12701,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,720,40,1000,6000,FPGA_62_40_53,62,40,53,F2A_12702,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,720,40,1000,6000,FPGA_62_40_52,62,40,52,F2A_12703,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,720,40,1000,6000,FPGA_62_40_51,62,40,51,F2A_12704,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,720,40,1000,6000,FPGA_62_40_50,62,40,50,F2A_12705,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,720,40,1000,6000,FPGA_62_40_49,62,40,49,F2A_12706,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_30,HR_5_29_14N,C4,720,40,1000,6000,FPGA_62_40_48,62,40,48,F2A_12707,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,460,40,1000,4000,FPGA_62_41_23,62,41,23,A2F_12588,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,460,40,1000,4000,FPGA_62_41_22,62,41,22,A2F_12589,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,460,40,1000,4000,FPGA_62_41_21,62,41,21,A2F_12590,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_20,62,41,20,A2F_12591,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_19,62,41,19,A2F_12592,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_18,62,41,18,A2F_12593,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_17,62,41,17,A2F_12594,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_16,62,41,16,A2F_12595,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_15,62,41,15,A2F_12596,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_14,62,41,14,A2F_12597,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_13,62,41,13,A2F_12598,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,980,40,2000,1000,FPGA_62_41_12,62,41,12,A2F_12599,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,70,40,1000,1000,FPGA_62_41_71,62,41,71,F2A_12612,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_70,62,41,70,F2A_12613,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_69,62,41,69,F2A_12614,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_68,62,41,68,F2A_12615,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_67,62,41,67,F2A_12616,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_66,62,41,66,F2A_12617,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_65,62,41,65,F2A_12618,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_64,62,41,64,F2A_12619,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_63,62,41,63,F2A_12620,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,200,40,1000,2000,FPGA_62_41_62,62,41,62,F2A_12621,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,330,40,1000,3000,FPGA_62_41_61,62,41,61,F2A_12622,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,330,40,1000,3000,FPGA_62_41_60,62,41,60,F2A_12623,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,330,40,1000,3000,FPGA_62_41_59,62,41,59,F2A_12624,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,330,40,1000,3000,FPGA_62_41_58,62,41,58,F2A_12625,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_57,62,41,57,F2A_12626,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_56,62,41,56,F2A_12627,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_31,HR_5_30_15P,C5,590,40,1000,5000,FPGA_62_41_55,62,41,55,F2A_12628,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,720,40,1000,6000,FPGA_62_41_54,62,41,54,F2A_12629,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,720,40,1000,6000,FPGA_62_41_53,62,41,53,F2A_12630,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,720,40,1000,6000,FPGA_62_41_52,62,41,52,F2A_12631,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,720,40,1000,6000,FPGA_62_41_51,62,41,51,F2A_12632,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,720,40,1000,6000,FPGA_62_41_50,62,41,50,F2A_12633,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,720,40,1000,6000,FPGA_62_41_49,62,41,49,F2A_12634,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_32,HR_5_31_15N,B5,720,40,1000,6000,FPGA_62_41_48,62,41,48,F2A_12635,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,460,40,1000,4000,FPGA_62_42_23,62,42,23,A2F_12516,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,460,40,1000,4000,FPGA_62_42_22,62,42,22,A2F_12517,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,460,40,1000,4000,FPGA_62_42_21,62,42,21,A2F_12518,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_20,62,42,20,A2F_12519,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_19,62,42,19,A2F_12520,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_18,62,42,18,A2F_12521,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_17,62,42,17,A2F_12522,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_16,62,42,16,A2F_12523,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_15,62,42,15,A2F_12524,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_14,62,42,14,A2F_12525,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_13,62,42,13,A2F_12526,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,980,40,2000,1000,FPGA_62_42_12,62,42,12,A2F_12527,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,70,40,1000,1000,FPGA_62_42_71,62,42,71,F2A_12540,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_70,62,42,70,F2A_12541,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_69,62,42,69,F2A_12542,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_68,62,42,68,F2A_12543,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_67,62,42,67,F2A_12544,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_66,62,42,66,F2A_12545,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_65,62,42,65,F2A_12546,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_64,62,42,64,F2A_12547,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_63,62,42,63,F2A_12548,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,200,40,1000,2000,FPGA_62_42_62,62,42,62,F2A_12549,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,330,40,1000,3000,FPGA_62_42_61,62,42,61,F2A_12550,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,330,40,1000,3000,FPGA_62_42_60,62,42,60,F2A_12551,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,330,40,1000,3000,FPGA_62_42_59,62,42,59,F2A_12552,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,330,40,1000,3000,FPGA_62_42_58,62,42,58,F2A_12553,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_57,62,42,57,F2A_12554,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_56,62,42,56,F2A_12555,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_33,HR_5_32_16P,C6,590,40,1000,5000,FPGA_62_42_55,62,42,55,F2A_12556,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,720,40,1000,6000,FPGA_62_42_54,62,42,54,F2A_12557,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,720,40,1000,6000,FPGA_62_42_53,62,42,53,F2A_12558,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,720,40,1000,6000,FPGA_62_42_52,62,42,52,F2A_12559,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,720,40,1000,6000,FPGA_62_42_51,62,42,51,F2A_12560,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,720,40,1000,6000,FPGA_62_42_50,62,42,50,F2A_12561,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,720,40,1000,6000,FPGA_62_42_49,62,42,49,F2A_12562,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_34,HR_5_33_16N,B6,720,40,1000,6000,FPGA_62_42_48,62,42,48,F2A_12563,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,460,40,1000,4000,FPGA_62_43_23,62,43,23,A2F_12444,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,460,40,1000,4000,FPGA_62_43_22,62,43,22,A2F_12445,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,460,40,1000,4000,FPGA_62_43_21,62,43,21,A2F_12446,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_20,62,43,20,A2F_12447,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_19,62,43,19,A2F_12448,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_18,62,43,18,A2F_12449,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_17,62,43,17,A2F_12450,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_16,62,43,16,A2F_12451,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_15,62,43,15,A2F_12452,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_14,62,43,14,A2F_12453,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_13,62,43,13,A2F_12454,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,980,40,2000,1000,FPGA_62_43_12,62,43,12,A2F_12455,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,70,40,1000,1000,FPGA_62_43_71,62,43,71,F2A_12468,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_70,62,43,70,F2A_12469,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_69,62,43,69,F2A_12470,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_68,62,43,68,F2A_12471,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_67,62,43,67,F2A_12472,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_66,62,43,66,F2A_12473,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_65,62,43,65,F2A_12474,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_64,62,43,64,F2A_12475,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_63,62,43,63,F2A_12476,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,200,40,1000,2000,FPGA_62_43_62,62,43,62,F2A_12477,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,330,40,1000,3000,FPGA_62_43_61,62,43,61,F2A_12478,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,330,40,1000,3000,FPGA_62_43_60,62,43,60,F2A_12479,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,330,40,1000,3000,FPGA_62_43_59,62,43,59,F2A_12480,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,330,40,1000,3000,FPGA_62_43_58,62,43,58,F2A_12481,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_57,62,43,57,F2A_12482,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_56,62,43,56,F2A_12483,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_35,HR_5_34_17P,D6,590,40,1000,5000,FPGA_62_43_55,62,43,55,F2A_12484,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,720,40,1000,6000,FPGA_62_43_54,62,43,54,F2A_12485,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,720,40,1000,6000,FPGA_62_43_53,62,43,53,F2A_12486,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,720,40,1000,6000,FPGA_62_43_52,62,43,52,F2A_12487,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,720,40,1000,6000,FPGA_62_43_51,62,43,51,F2A_12488,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,720,40,1000,6000,FPGA_62_43_50,62,43,50,F2A_12489,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,720,40,1000,6000,FPGA_62_43_49,62,43,49,F2A_12490,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_36,HR_5_35_17N,E6,720,40,1000,6000,FPGA_62_43_48,62,43,48,F2A_12491,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,460,40,1000,4000,FPGA_61_44_23,61,44,23,A2F_12372,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,460,40,1000,4000,FPGA_61_44_22,61,44,22,A2F_12373,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,460,40,1000,4000,FPGA_61_44_21,61,44,21,A2F_12374,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_20,61,44,20,A2F_12375,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_19,61,44,19,A2F_12376,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_18,61,44,18,A2F_12377,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_17,61,44,17,A2F_12378,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_16,61,44,16,A2F_12379,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_15,61,44,15,A2F_12380,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_14,61,44,14,A2F_12381,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_13,61,44,13,A2F_12382,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,980,40,2000,1000,FPGA_61_44_12,61,44,12,A2F_12383,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,70,40,1000,1000,FPGA_61_44_71,61,44,71,F2A_12396,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_70,61,44,70,F2A_12397,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_69,61,44,69,F2A_12398,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_68,61,44,68,F2A_12399,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_67,61,44,67,F2A_12400,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_66,61,44,66,F2A_12401,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_65,61,44,65,F2A_12402,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_64,61,44,64,F2A_12403,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_63,61,44,63,F2A_12404,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,200,40,1000,2000,FPGA_61_44_62,61,44,62,F2A_12405,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,330,40,1000,3000,FPGA_61_44_61,61,44,61,F2A_12406,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,330,40,1000,3000,FPGA_61_44_60,61,44,60,F2A_12407,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,330,40,1000,3000,FPGA_61_44_59,61,44,59,F2A_12408,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,330,40,1000,3000,FPGA_61_44_58,61,44,58,F2A_12409,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_57,61,44,57,F2A_12410,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_56,61,44,56,F2A_12411,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_37,HR_5_36_18P,A5,590,40,1000,5000,FPGA_61_44_55,61,44,55,F2A_12412,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,720,40,1000,6000,FPGA_61_44_54,61,44,54,F2A_12413,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,720,40,1000,6000,FPGA_61_44_53,61,44,53,F2A_12414,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,720,40,1000,6000,FPGA_61_44_52,61,44,52,F2A_12415,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,720,40,1000,6000,FPGA_61_44_51,61,44,51,F2A_12416,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,720,40,1000,6000,FPGA_61_44_50,61,44,50,F2A_12417,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,720,40,1000,6000,FPGA_61_44_49,61,44,49,F2A_12418,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_38,HR_5_37_18N,A6,720,40,1000,6000,FPGA_61_44_48,61,44,48,F2A_12419,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,460,40,1000,4000,FPGA_60_44_23,60,44,23,A2F_12372,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,460,40,1000,4000,FPGA_60_44_22,60,44,22,A2F_12373,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,460,40,1000,4000,FPGA_60_44_21,60,44,21,A2F_12374,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_20,60,44,20,A2F_12375,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_19,60,44,19,A2F_12376,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_18,60,44,18,A2F_12377,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_17,60,44,17,A2F_12378,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_16,60,44,16,A2F_12379,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_15,60,44,15,A2F_12380,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_14,60,44,14,A2F_12381,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_13,60,44,13,A2F_12382,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,980,40,2000,1000,FPGA_60_44_12,60,44,12,A2F_12383,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,70,40,1000,1000,FPGA_60_44_71,60,44,71,F2A_12396,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_70,60,44,70,F2A_12397,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_69,60,44,69,F2A_12398,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_68,60,44,68,F2A_12399,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_67,60,44,67,F2A_12400,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_66,60,44,66,F2A_12401,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_65,60,44,65,F2A_12402,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_64,60,44,64,F2A_12403,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_63,60,44,63,F2A_12404,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,200,40,1000,2000,FPGA_60_44_62,60,44,62,F2A_12405,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,330,40,1000,3000,FPGA_60_44_61,60,44,61,F2A_12406,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,330,40,1000,3000,FPGA_60_44_60,60,44,60,F2A_12407,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,330,40,1000,3000,FPGA_60_44_59,60,44,59,F2A_12408,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,330,40,1000,3000,FPGA_60_44_58,60,44,58,F2A_12409,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_57,60,44,57,F2A_12410,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_56,60,44,56,F2A_12411,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_39,HR_5_CC_38_19P,E7,590,40,1000,5000,FPGA_60_44_55,60,44,55,F2A_12412,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,720,40,1000,6000,FPGA_60_44_54,60,44,54,F2A_12413,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,720,40,1000,6000,FPGA_60_44_53,60,44,53,F2A_12414,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,720,40,1000,6000,FPGA_60_44_52,60,44,52,F2A_12415,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,720,40,1000,6000,FPGA_60_44_51,60,44,51,F2A_12416,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,720,40,1000,6000,FPGA_60_44_50,60,44,50,F2A_12417,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,720,40,1000,6000,FPGA_60_44_49,60,44,49,F2A_12418,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_VR_2_40,HR_5_CC_39_19N,D7,720,40,1000,6000,FPGA_60_44_48,60,44,48,F2A_12419,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,330,40,1000,3000,FPGA_2_1_23,2,1,23,A2F_21216,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,330,40,1000,3000,FPGA_2_1_22,2,1,22,A2F_21217,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,330,40,1000,3000,FPGA_2_1_21,2,1,21,A2F_21218,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -50,18 +3457,19 @@ GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,330,40,1000,3000,FPGA_3_1_58,3,1,58,F2A_21181 GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,590,40,1000,5000,FPGA_3_1_57,3,1,57,F2A_21182,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,590,40,1000,5000,FPGA_3_1_56,3,1,56,F2A_21183,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,590,40,1000,5000,FPGA_3_1_55,3,1,55,F2A_21184,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_54,3,1,54,F2A_21185,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_53,3,1,53,F2A_21186,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_52,3,1,52,F2A_21187,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_51,3,1,51,F2A_21188,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_50,3,1,50,F2A_21189,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_49,3,1,49,F2A_21190,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_48,3,1,48,F2A_21191,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_47,3,1,47,F2A_21192,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_46,3,1,46,F2A_21193,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_45,3,1,45,F2A_21194,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_44,3,1,44,F2A_21195,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_43,3,1,43,F2A_21196,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_54,3,1,54,F2A_21185,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_53,3,1,53,F2A_21186,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_52,3,1,52,F2A_21187,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_51,3,1,51,F2A_21188,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_50,3,1,50,F2A_21189,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_49,3,1,49,F2A_21190,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_2,HP_1_1_0N,AA22,720,40,1000,6000,FPGA_3_1_48,3,1,48,F2A_21191,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_37,3,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_36,3,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_35,3,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_34,3,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_33,3,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_1,HP_1_0_0P,Y22,720,40,1000,6000,FPGA_3_1_-1,3,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,460,40,1000,4000,FPGA_4_1_23,4,1,23,A2F_21072,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,460,40,1000,4000,FPGA_4_1_22,4,1,22,A2F_21073,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,460,40,1000,4000,FPGA_4_1_21,4,1,21,A2F_21074,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -93,18 +3501,19 @@ GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,330,40,1000,3000,FPGA_4_1_58,4,1,58,F2A_21109 GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,590,40,1000,5000,FPGA_4_1_57,4,1,57,F2A_21110,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,590,40,1000,5000,FPGA_4_1_56,4,1,56,F2A_21111,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,590,40,1000,5000,FPGA_4_1_55,4,1,55,F2A_21112,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_54,4,1,54,F2A_21113,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_53,4,1,53,F2A_21114,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_52,4,1,52,F2A_21115,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_51,4,1,51,F2A_21116,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_50,4,1,50,F2A_21117,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_49,4,1,49,F2A_21118,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_48,4,1,48,F2A_21119,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_47,4,1,47,F2A_21120,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_46,4,1,46,F2A_21121,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_45,4,1,45,F2A_21122,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_44,4,1,44,F2A_21123,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_43,4,1,43,F2A_21124,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_54,4,1,54,F2A_21113,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_53,4,1,53,F2A_21114,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_52,4,1,52,F2A_21115,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_51,4,1,51,F2A_21116,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_50,4,1,50,F2A_21117,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_49,4,1,49,F2A_21118,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_4,HP_1_3_1N,W20,720,40,1000,6000,FPGA_4_1_48,4,1,48,F2A_21119,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_37,4,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_36,4,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_35,4,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_34,4,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_33,4,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_3,HP_1_2_1P,W21,720,40,1000,6000,FPGA_4_1_-1,4,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,460,40,1000,4000,FPGA_5_1_23,5,1,23,A2F_21000,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,460,40,1000,4000,FPGA_5_1_22,5,1,22,A2F_21001,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,460,40,1000,4000,FPGA_5_1_21,5,1,21,A2F_21002,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -136,18 +3545,19 @@ GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,330,40,1000,3000,FPGA_5_1_58,5,1,58,F2A_21037 GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,590,40,1000,5000,FPGA_5_1_57,5,1,57,F2A_21038,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,590,40,1000,5000,FPGA_5_1_56,5,1,56,F2A_21039,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,590,40,1000,5000,FPGA_5_1_55,5,1,55,F2A_21040,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_54,5,1,54,F2A_21041,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_53,5,1,53,F2A_21042,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_52,5,1,52,F2A_21043,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_51,5,1,51,F2A_21044,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_50,5,1,50,F2A_21045,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_49,5,1,49,F2A_21046,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_48,5,1,48,F2A_21047,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_47,5,1,47,F2A_21048,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_46,5,1,46,F2A_21049,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_45,5,1,45,F2A_21050,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_44,5,1,44,F2A_21051,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_43,5,1,43,F2A_21052,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_54,5,1,54,F2A_21041,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_53,5,1,53,F2A_21042,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_52,5,1,52,F2A_21043,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_51,5,1,51,F2A_21044,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_50,5,1,50,F2A_21045,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_49,5,1,49,F2A_21046,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_6,HP_1_5_2N,V17,720,40,1000,6000,FPGA_5_1_48,5,1,48,F2A_21047,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_37,5,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_36,5,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_35,5,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_34,5,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_33,5,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_5,HP_1_4_2P,V16,720,40,1000,6000,FPGA_5_1_-1,5,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,460,40,1000,4000,FPGA_6_1_23,6,1,23,A2F_20928,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,460,40,1000,4000,FPGA_6_1_22,6,1,22,A2F_20929,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,460,40,1000,4000,FPGA_6_1_21,6,1,21,A2F_20930,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -179,18 +3589,19 @@ GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,330,40,1000,3000,FPGA_6_1_58,6,1,58,F2A_20965 GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,590,40,1000,5000,FPGA_6_1_57,6,1,57,F2A_20966,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,590,40,1000,5000,FPGA_6_1_56,6,1,56,F2A_20967,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,590,40,1000,5000,FPGA_6_1_55,6,1,55,F2A_20968,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_54,6,1,54,F2A_20969,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_53,6,1,53,F2A_20970,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_52,6,1,52,F2A_20971,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_51,6,1,51,F2A_20972,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_50,6,1,50,F2A_20973,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_49,6,1,49,F2A_20974,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_48,6,1,48,F2A_20975,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_47,6,1,47,F2A_20976,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_46,6,1,46,F2A_20977,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_45,6,1,45,F2A_20978,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_44,6,1,44,F2A_20979,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_43,6,1,43,F2A_20980,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_54,6,1,54,F2A_20969,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_53,6,1,53,F2A_20970,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_52,6,1,52,F2A_20971,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_51,6,1,51,F2A_20972,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_50,6,1,50,F2A_20973,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_49,6,1,49,F2A_20974,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_8,HP_1_7_3N,V19,720,40,1000,6000,FPGA_6_1_48,6,1,48,F2A_20975,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_37,6,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_36,6,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_35,6,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_34,6,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_33,6,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_7,HP_1_6_3P,V18,720,40,1000,6000,FPGA_6_1_-1,6,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,460,40,1000,4000,FPGA_7_1_23,7,1,23,A2F_20856,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,460,40,1000,4000,FPGA_7_1_22,7,1,22,A2F_20857,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,460,40,1000,4000,FPGA_7_1_21,7,1,21,A2F_20858,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -222,18 +3633,19 @@ GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,330,40,1000,3000,FPGA_7_1_58,7,1,58,F2A_2089 GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,590,40,1000,5000,FPGA_7_1_57,7,1,57,F2A_20894,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,590,40,1000,5000,FPGA_7_1_56,7,1,56,F2A_20895,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,590,40,1000,5000,FPGA_7_1_55,7,1,55,F2A_20896,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_54,7,1,54,F2A_20897,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_53,7,1,53,F2A_20898,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_52,7,1,52,F2A_20899,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_51,7,1,51,F2A_20900,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_50,7,1,50,F2A_20901,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_49,7,1,49,F2A_20902,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_48,7,1,48,F2A_20903,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_47,7,1,47,F2A_20904,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_46,7,1,46,F2A_20905,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_45,7,1,45,F2A_20906,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_44,7,1,44,F2A_20907,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_43,7,1,43,F2A_20908,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_54,7,1,54,F2A_20897,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_53,7,1,53,F2A_20898,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_52,7,1,52,F2A_20899,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_51,7,1,51,F2A_20900,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_50,7,1,50,F2A_20901,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_49,7,1,49,F2A_20902,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_10,HP_1_9_4N,AB21,720,40,1000,6000,FPGA_7_1_48,7,1,48,F2A_20903,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_37,7,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_36,7,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_35,7,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_34,7,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_33,7,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_9,HP_1_8_4P,AB20,720,40,1000,6000,FPGA_7_1_-1,7,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,460,40,1000,4000,FPGA_8_1_23,8,1,23,A2F_20784,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,460,40,1000,4000,FPGA_8_1_22,8,1,22,A2F_20785,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,460,40,1000,4000,FPGA_8_1_21,8,1,21,A2F_20786,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -265,18 +3677,19 @@ GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,330,40,1000,3000,FPGA_8_1_58,8,1,58,F2A_208 GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,590,40,1000,5000,FPGA_8_1_57,8,1,57,F2A_20822,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,590,40,1000,5000,FPGA_8_1_56,8,1,56,F2A_20823,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,590,40,1000,5000,FPGA_8_1_55,8,1,55,F2A_20824,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_54,8,1,54,F2A_20825,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_53,8,1,53,F2A_20826,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_52,8,1,52,F2A_20827,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_51,8,1,51,F2A_20828,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_50,8,1,50,F2A_20829,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_49,8,1,49,F2A_20830,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_48,8,1,48,F2A_20831,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_47,8,1,47,F2A_20832,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_46,8,1,46,F2A_20833,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_45,8,1,45,F2A_20834,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_44,8,1,44,F2A_20835,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_43,8,1,43,F2A_20836,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_54,8,1,54,F2A_20825,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_53,8,1,53,F2A_20826,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_52,8,1,52,F2A_20827,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_51,8,1,51,F2A_20828,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_50,8,1,50,F2A_20829,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_49,8,1,49,F2A_20830,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_12,HP_1_11_5N,Y21,720,40,1000,6000,FPGA_8_1_48,8,1,48,F2A_20831,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_37,8,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_36,8,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_35,8,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_34,8,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_33,8,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_11,HP_1_10_5P,Y20,720,40,1000,6000,FPGA_8_1_-1,8,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,460,40,1000,4000,FPGA_9_1_23,9,1,23,A2F_20712,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,460,40,1000,4000,FPGA_9_1_22,9,1,22,A2F_20713,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,460,40,1000,4000,FPGA_9_1_21,9,1,21,A2F_20714,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -308,18 +3721,19 @@ GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,330,40,1000,3000,FPGA_9_1_58,9,1,58,F2A_207 GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,590,40,1000,5000,FPGA_9_1_57,9,1,57,F2A_20750,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,590,40,1000,5000,FPGA_9_1_56,9,1,56,F2A_20751,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,590,40,1000,5000,FPGA_9_1_55,9,1,55,F2A_20752,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_54,9,1,54,F2A_20753,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_53,9,1,53,F2A_20754,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_52,9,1,52,F2A_20755,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_51,9,1,51,F2A_20756,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_50,9,1,50,F2A_20757,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_49,9,1,49,F2A_20758,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_48,9,1,48,F2A_20759,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_47,9,1,47,F2A_20760,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_46,9,1,46,F2A_20761,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_45,9,1,45,F2A_20762,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_44,9,1,44,F2A_20763,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_43,9,1,43,F2A_20764,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_54,9,1,54,F2A_20753,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_53,9,1,53,F2A_20754,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_52,9,1,52,F2A_20755,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_51,9,1,51,F2A_20756,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_50,9,1,50,F2A_20757,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_49,9,1,49,F2A_20758,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_14,HP_1_13_6N,W16,720,40,1000,6000,FPGA_9_1_48,9,1,48,F2A_20759,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_37,9,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_36,9,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_35,9,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_34,9,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_33,9,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_13,HP_1_12_6P,W17,720,40,1000,6000,FPGA_9_1_-1,9,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,460,40,1000,4000,FPGA_10_1_23,10,1,23,A2F_20640,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,460,40,1000,4000,FPGA_10_1_22,10,1,22,A2F_20641,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,460,40,1000,4000,FPGA_10_1_21,10,1,21,A2F_20642,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, @@ -351,465 +3765,1547 @@ GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,330,40,1000,3000,FPGA_10_1_58,10,1,58,F2A_2 GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,590,40,1000,5000,FPGA_10_1_57,10,1,57,F2A_20678,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,590,40,1000,5000,FPGA_10_1_56,10,1,56,F2A_20679,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,590,40,1000,5000,FPGA_10_1_55,10,1,55,F2A_20680,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_54,10,1,54,F2A_20681,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_53,10,1,53,F2A_20682,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_52,10,1,52,F2A_20683,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_51,10,1,51,F2A_20684,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_50,10,1,50,F2A_20685,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_49,10,1,49,F2A_20686,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_48,10,1,48,F2A_20687,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_47,10,1,47,F2A_20688,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_46,10,1,46,F2A_20689,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_45,10,1,45,F2A_20690,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_44,10,1,44,F2A_20691,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_43,10,1,43,F2A_20692,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,460,40,1000,4000,FPGA_11_1_23,11,1,23,A2F_20568,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,460,40,1000,4000,FPGA_11_1_22,11,1,22,A2F_20569,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,460,40,1000,4000,FPGA_11_1_21,11,1,21,A2F_20570,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_20,11,1,20,A2F_20571,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_19,11,1,19,A2F_20572,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_18,11,1,18,A2F_20573,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_17,11,1,17,A2F_20574,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_16,11,1,16,A2F_20575,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_15,11,1,15,A2F_20576,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_14,11,1,14,A2F_20577,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_13,11,1,13,A2F_20578,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,980,40,2000,1000,FPGA_11_1_12,11,1,12,A2F_20579,g2f_rx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,980,40,2000,1000,FPGA_11_1_11,11,1,11,A2F_20580,g2f_rx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,980,40,2000,1000,FPGA_11_1_10,11,1,10,A2F_20581,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,70,40,1000,1000,FPGA_11_1_71,11,1,71,F2A_20592,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_70,11,1,70,F2A_20593,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_69,11,1,69,F2A_20594,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_68,11,1,68,F2A_20595,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_67,11,1,67,F2A_20596,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_66,11,1,66,F2A_20597,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_65,11,1,65,F2A_20598,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_64,11,1,64,F2A_20599,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_63,11,1,63,F2A_20600,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_11_1_62,11,1,62,F2A_20601,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_11_1_61,11,1,61,F2A_20602,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_11_1_60,11,1,60,F2A_20603,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_11_1_59,11,1,59,F2A_20604,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_11_1_58,11,1,58,F2A_20605,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_57,11,1,57,F2A_20606,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_56,11,1,56,F2A_20607,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_11_1_55,11,1,55,F2A_20608,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_11_1_54,11,1,54,F2A_20609,f2g_trx_hs_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_11_1_53,11,1,53,F2A_20610,f2g_trx_lp_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_11_1_52,11,1,52,F2A_20611,f2g_tx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_11_1_51,11,1,51,F2A_20612,f2g_tx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_11_1_50,11,1,50,F2A_20613,f2g_rx_term_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_11_1_49,11,1,49,F2A_20614,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_11_1_48,11,1,48,F2A_20615,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_11_1_47,11,1,47,F2A_20616,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_11_1_46,11,1,46,F2A_20617,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_11_1_45,11,1,45,F2A_20618,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_11_1_44,11,1,44,F2A_20619,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_11_1_43,11,1,43,F2A_20620,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_12_1_23,12,1,23,A2F_20496,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_12_1_22,12,1,22,A2F_20497,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_12_1_21,12,1,21,A2F_20498,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_12_1_20,12,1,20,A2F_20499,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_12_1_19,12,1,19,A2F_20500,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_12_1_18,12,1,18,A2F_20501,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_12_1_17,12,1,17,A2F_20502,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_12_1_16,12,1,16,A2F_20503,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_12_1_15,12,1,15,A2F_20504,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_12_1_14,12,1,14,A2F_20505,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_12_1_13,12,1,13,A2F_20506,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_71,12,1,71,F2A_20520,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_70,12,1,70,F2A_20521,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_69,12,1,69,F2A_20522,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_68,12,1,68,F2A_20523,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_67,12,1,67,F2A_20524,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_66,12,1,66,F2A_20525,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_65,12,1,65,F2A_20526,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_64,12,1,64,F2A_20527,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_12_1_63,12,1,63,F2A_20528,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_13_1_23,13,1,23,A2F_20424,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_13_1_22,13,1,22,A2F_20425,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_13_1_21,13,1,21,A2F_20426,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_20,13,1,20,A2F_20427,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_19,13,1,19,A2F_20428,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_18,13,1,18,A2F_20429,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_17,13,1,17,A2F_20430,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_16,13,1,16,A2F_20431,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_15,13,1,15,A2F_20432,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_14,13,1,14,A2F_20433,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_13,13,1,13,A2F_20434,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,980,40,2000,1000,FPGA_13_1_12,13,1,12,A2F_20435,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,980,40,2000,1000,FPGA_13_1_11,13,1,11,A2F_20436,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,980,40,2000,1000,FPGA_13_1_10,13,1,10,A2F_20437,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_13_1_71,13,1,71,F2A_20448,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_70,13,1,70,F2A_20449,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_69,13,1,69,F2A_20450,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_68,13,1,68,F2A_20451,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_67,13,1,67,F2A_20452,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_66,13,1,66,F2A_20453,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_65,13,1,65,F2A_20454,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_64,13,1,64,F2A_20455,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_63,13,1,63,F2A_20456,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_13_1_62,13,1,62,F2A_20457,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_13_1_61,13,1,61,F2A_20458,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_13_1_60,13,1,60,F2A_20459,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_13_1_59,13,1,59,F2A_20460,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_13_1_58,13,1,58,F2A_20461,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_57,13,1,57,F2A_20462,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_56,13,1,56,F2A_20463,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_13_1_55,13,1,55,F2A_20464,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_13_1_54,13,1,54,F2A_20465,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_13_1_53,13,1,53,F2A_20466,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_13_1_52,13,1,52,F2A_20467,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_13_1_51,13,1,51,F2A_20468,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_13_1_50,13,1,50,F2A_20469,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_13_1_49,13,1,49,F2A_20470,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_13_1_48,13,1,48,F2A_20471,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_13_1_47,13,1,47,F2A_20472,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_13_1_46,13,1,46,F2A_20473,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_13_1_45,13,1,45,F2A_20474,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_13_1_44,13,1,44,F2A_20475,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_13_1_43,13,1,43,F2A_20476,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,460,40,1000,4000,FPGA_14_1_23,14,1,23,A2F_20352,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,460,40,1000,4000,FPGA_14_1_22,14,1,22,A2F_20353,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,460,40,1000,4000,FPGA_14_1_21,14,1,21,A2F_20354,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_20,14,1,20,A2F_20355,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_19,14,1,19,A2F_20356,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_18,14,1,18,A2F_20357,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_17,14,1,17,A2F_20358,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_16,14,1,16,A2F_20359,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_15,14,1,15,A2F_20360,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_14,14,1,14,A2F_20361,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_13,14,1,13,A2F_20362,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,980,40,2000,1000,FPGA_14_1_12,14,1,12,A2F_20363,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,980,40,2000,1000,FPGA_14_1_11,14,1,11,A2F_20364,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,980,40,2000,1000,FPGA_14_1_10,14,1,10,A2F_20365,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,70,40,1000,1000,FPGA_14_1_71,14,1,71,F2A_20376,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_70,14,1,70,F2A_20377,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_69,14,1,69,F2A_20378,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_68,14,1,68,F2A_20379,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_67,14,1,67,F2A_20380,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_66,14,1,66,F2A_20381,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_65,14,1,65,F2A_20382,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_64,14,1,64,F2A_20383,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_63,14,1,63,F2A_20384,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_14_1_62,14,1,62,F2A_20385,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_14_1_61,14,1,61,F2A_20386,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_14_1_60,14,1,60,F2A_20387,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_14_1_59,14,1,59,F2A_20388,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_14_1_58,14,1,58,F2A_20389,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_57,14,1,57,F2A_20390,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_56,14,1,56,F2A_20391,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_14_1_55,14,1,55,F2A_20392,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_14_1_54,14,1,54,F2A_20393,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_14_1_53,14,1,53,F2A_20394,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_14_1_52,14,1,52,F2A_20395,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_14_1_51,14,1,51,F2A_20396,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_14_1_50,14,1,50,F2A_20397,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_14_1_49,14,1,49,F2A_20398,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_14_1_48,14,1,48,F2A_20399,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_14_1_47,14,1,47,F2A_20400,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_14_1_46,14,1,46,F2A_20401,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_14_1_45,14,1,45,F2A_20402,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_14_1_44,14,1,44,F2A_20403,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_14_1_43,14,1,43,F2A_20404,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,460,40,1000,4000,FPGA_15_1_23,15,1,23,A2F_20280,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,460,40,1000,4000,FPGA_15_1_22,15,1,22,A2F_20281,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,460,40,1000,4000,FPGA_15_1_21,15,1,21,A2F_20282,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_20,15,1,20,A2F_20283,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_19,15,1,19,A2F_20284,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_18,15,1,18,A2F_20285,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_17,15,1,17,A2F_20286,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_16,15,1,16,A2F_20287,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_15,15,1,15,A2F_20288,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_14,15,1,14,A2F_20289,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_13,15,1,13,A2F_20290,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,980,40,2000,1000,FPGA_15_1_12,15,1,12,A2F_20291,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,980,40,2000,1000,FPGA_15_1_11,15,1,11,A2F_20292,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,980,40,2000,1000,FPGA_15_1_10,15,1,10,A2F_20293,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,70,40,1000,1000,FPGA_15_1_71,15,1,71,F2A_20304,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_70,15,1,70,F2A_20305,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_69,15,1,69,F2A_20306,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_68,15,1,68,F2A_20307,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_67,15,1,67,F2A_20308,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_66,15,1,66,F2A_20309,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_65,15,1,65,F2A_20310,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_64,15,1,64,F2A_20311,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_63,15,1,63,F2A_20312,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_15_1_62,15,1,62,F2A_20313,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_15_1_61,15,1,61,F2A_20314,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_15_1_60,15,1,60,F2A_20315,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_15_1_59,15,1,59,F2A_20316,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_15_1_58,15,1,58,F2A_20317,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_57,15,1,57,F2A_20318,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_56,15,1,56,F2A_20319,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_15_1_55,15,1,55,F2A_20320,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_15_1_54,15,1,54,F2A_20321,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_15_1_53,15,1,53,F2A_20322,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_15_1_52,15,1,52,F2A_20323,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_15_1_51,15,1,51,F2A_20324,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_15_1_50,15,1,50,F2A_20325,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_15_1_49,15,1,49,F2A_20326,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_15_1_48,15,1,48,F2A_20327,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_15_1_47,15,1,47,F2A_20328,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_15_1_46,15,1,46,F2A_20329,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_15_1_45,15,1,45,F2A_20330,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_15_1_44,15,1,44,F2A_20331,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_15_1_43,15,1,43,F2A_20332,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,460,40,1000,4000,FPGA_16_1_23,16,1,23,A2F_20208,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,460,40,1000,4000,FPGA_16_1_22,16,1,22,A2F_20209,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,460,40,1000,4000,FPGA_16_1_21,16,1,21,A2F_20210,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_20,16,1,20,A2F_20211,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_19,16,1,19,A2F_20212,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_18,16,1,18,A2F_20213,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_17,16,1,17,A2F_20214,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_16,16,1,16,A2F_20215,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_15,16,1,15,A2F_20216,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_14,16,1,14,A2F_20217,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_13,16,1,13,A2F_20218,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,980,40,2000,1000,FPGA_16_1_12,16,1,12,A2F_20219,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,980,40,2000,1000,FPGA_16_1_11,16,1,11,A2F_20220,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,980,40,2000,1000,FPGA_16_1_10,16,1,10,A2F_20221,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,70,40,1000,1000,FPGA_16_1_71,16,1,71,F2A_20232,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_70,16,1,70,F2A_20233,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_69,16,1,69,F2A_20234,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_68,16,1,68,F2A_20235,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_67,16,1,67,F2A_20236,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_66,16,1,66,F2A_20237,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_65,16,1,65,F2A_20238,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_64,16,1,64,F2A_20239,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_63,16,1,63,F2A_20240,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_16_1_62,16,1,62,F2A_20241,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_16_1_61,16,1,61,F2A_20242,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_16_1_60,16,1,60,F2A_20243,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_16_1_59,16,1,59,F2A_20244,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_16_1_58,16,1,58,F2A_20245,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_57,16,1,57,F2A_20246,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_56,16,1,56,F2A_20247,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_16_1_55,16,1,55,F2A_20248,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_16_1_54,16,1,54,F2A_20249,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_16_1_53,16,1,53,F2A_20250,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_16_1_52,16,1,52,F2A_20251,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_16_1_51,16,1,51,F2A_20252,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_16_1_50,16,1,50,F2A_20253,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_16_1_49,16,1,49,F2A_20254,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_16_1_48,16,1,48,F2A_20255,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_16_1_47,16,1,47,F2A_20256,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_16_1_46,16,1,46,F2A_20257,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_16_1_45,16,1,45,F2A_20258,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_16_1_44,16,1,44,F2A_20259,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_16_1_43,16,1,43,F2A_20260,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,460,40,1000,4000,FPGA_17_1_23,17,1,23,A2F_20136,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,460,40,1000,4000,FPGA_17_1_22,17,1,22,A2F_20137,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,460,40,1000,4000,FPGA_17_1_21,17,1,21,A2F_20138,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_20,17,1,20,A2F_20139,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_19,17,1,19,A2F_20140,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_18,17,1,18,A2F_20141,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_17,17,1,17,A2F_20142,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_16,17,1,16,A2F_20143,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_15,17,1,15,A2F_20144,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_14,17,1,14,A2F_20145,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_13,17,1,13,A2F_20146,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,980,40,2000,1000,FPGA_17_1_12,17,1,12,A2F_20147,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,980,40,2000,1000,FPGA_17_1_11,17,1,11,A2F_20148,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,980,40,2000,1000,FPGA_17_1_10,17,1,10,A2F_20149,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,70,40,1000,1000,FPGA_17_1_71,17,1,71,F2A_20160,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_70,17,1,70,F2A_20161,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_69,17,1,69,F2A_20162,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_68,17,1,68,F2A_20163,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_67,17,1,67,F2A_20164,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_66,17,1,66,F2A_20165,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_65,17,1,65,F2A_20166,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_64,17,1,64,F2A_20167,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_63,17,1,63,F2A_20168,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_17_1_62,17,1,62,F2A_20169,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_17_1_61,17,1,61,F2A_20170,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_17_1_60,17,1,60,F2A_20171,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_17_1_59,17,1,59,F2A_20172,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_17_1_58,17,1,58,F2A_20173,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_57,17,1,57,F2A_20174,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_56,17,1,56,F2A_20175,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_17_1_55,17,1,55,F2A_20176,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_17_1_54,17,1,54,F2A_20177,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_17_1_53,17,1,53,F2A_20178,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_17_1_52,17,1,52,F2A_20179,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_17_1_51,17,1,51,F2A_20180,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_17_1_50,17,1,50,F2A_20181,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_17_1_49,17,1,49,F2A_20182,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_17_1_48,17,1,48,F2A_20183,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_17_1_47,17,1,47,F2A_20184,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_17_1_46,17,1,46,F2A_20185,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_17_1_45,17,1,45,F2A_20186,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_17_1_44,17,1,44,F2A_20187,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_17_1_43,17,1,43,F2A_20188,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,460,40,1000,4000,FPGA_18_1_23,18,1,23,A2F_20064,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,460,40,1000,4000,FPGA_18_1_22,18,1,22,A2F_20065,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,460,40,1000,4000,FPGA_18_1_21,18,1,21,A2F_20066,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_20,18,1,20,A2F_20067,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_19,18,1,19,A2F_20068,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_18,18,1,18,A2F_20069,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_17,18,1,17,A2F_20070,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_16,18,1,16,A2F_20071,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_15,18,1,15,A2F_20072,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_14,18,1,14,A2F_20073,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_13,18,1,13,A2F_20074,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,980,40,2000,1000,FPGA_18_1_12,18,1,12,A2F_20075,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,980,40,2000,1000,FPGA_18_1_11,18,1,11,A2F_20076,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,980,40,2000,1000,FPGA_18_1_10,18,1,10,A2F_20077,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,70,40,1000,1000,FPGA_18_1_71,18,1,71,F2A_20088,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_70,18,1,70,F2A_20089,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_69,18,1,69,F2A_20090,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_68,18,1,68,F2A_20091,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_67,18,1,67,F2A_20092,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_66,18,1,66,F2A_20093,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_65,18,1,65,F2A_20094,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_64,18,1,64,F2A_20095,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_63,18,1,63,F2A_20096,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_18_1_62,18,1,62,F2A_20097,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_18_1_61,18,1,61,F2A_20098,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_18_1_60,18,1,60,F2A_20099,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_18_1_59,18,1,59,F2A_20100,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_18_1_58,18,1,58,F2A_20101,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_57,18,1,57,F2A_20102,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_56,18,1,56,F2A_20103,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_18_1_55,18,1,55,F2A_20104,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_18_1_54,18,1,54,F2A_20105,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_18_1_53,18,1,53,F2A_20106,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_18_1_52,18,1,52,F2A_20107,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_18_1_51,18,1,51,F2A_20108,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_18_1_50,18,1,50,F2A_20109,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_18_1_49,18,1,49,F2A_20110,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_18_1_48,18,1,48,F2A_20111,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_18_1_47,18,1,47,F2A_20112,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_18_1_46,18,1,46,F2A_20113,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_18_1_45,18,1,45,F2A_20114,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_18_1_44,18,1,44,F2A_20115,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_18_1_43,18,1,43,F2A_20116,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,460,40,1000,4000,FPGA_19_1_23,19,1,23,A2F_19992,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,460,40,1000,4000,FPGA_19_1_22,19,1,22,A2F_19993,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,460,40,1000,4000,FPGA_19_1_21,19,1,21,A2F_19994,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_20,19,1,20,A2F_19995,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_19,19,1,19,A2F_19996,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_18,19,1,18,A2F_19997,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_17,19,1,17,A2F_19998,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_16,19,1,16,A2F_19999,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_15,19,1,15,A2F_20000,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_14,19,1,14,A2F_20001,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_13,19,1,13,A2F_20002,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,980,40,2000,1000,FPGA_19_1_12,19,1,12,A2F_20003,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,980,40,2000,1000,FPGA_19_1_11,19,1,11,A2F_20004,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,980,40,2000,1000,FPGA_19_1_10,19,1,10,A2F_20005,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,70,40,1000,1000,FPGA_19_1_71,19,1,71,F2A_20016,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_70,19,1,70,F2A_20017,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_69,19,1,69,F2A_20018,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_68,19,1,68,F2A_20019,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_67,19,1,67,F2A_20020,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_66,19,1,66,F2A_20021,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_65,19,1,65,F2A_20022,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_64,19,1,64,F2A_20023,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_63,19,1,63,F2A_20024,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_19_1_62,19,1,62,F2A_20025,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_19_1_61,19,1,61,F2A_20026,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_19_1_60,19,1,60,F2A_20027,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_19_1_59,19,1,59,F2A_20028,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_19_1_58,19,1,58,F2A_20029,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_57,19,1,57,F2A_20030,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_56,19,1,56,F2A_20031,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_19_1_55,19,1,55,F2A_20032,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_19_1_54,19,1,54,F2A_20033,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_19_1_53,19,1,53,F2A_20034,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_19_1_52,19,1,52,F2A_20035,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_19_1_51,19,1,51,F2A_20036,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_19_1_50,19,1,50,F2A_20037,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_19_1_49,19,1,49,F2A_20038,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_19_1_48,19,1,48,F2A_20039,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_19_1_47,19,1,47,F2A_20040,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_19_1_46,19,1,46,F2A_20041,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_19_1_45,19,1,45,F2A_20042,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_19_1_44,19,1,44,F2A_20043,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_19_1_43,19,1,43,F2A_20044,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,460,40,1000,4000,FPGA_20_1_23,20,1,23,A2F_19920,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,460,40,1000,4000,FPGA_20_1_22,20,1,22,A2F_19921,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,460,40,1000,4000,FPGA_20_1_21,20,1,21,A2F_19922,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_20,20,1,20,A2F_19923,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_19,20,1,19,A2F_19924,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_18,20,1,18,A2F_19925,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_17,20,1,17,A2F_19926,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_16,20,1,16,A2F_19927,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_15,20,1,15,A2F_19928,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_14,20,1,14,A2F_19929,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_13,20,1,13,A2F_19930,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,980,40,2000,1000,FPGA_20_1_12,20,1,12,A2F_19931,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,980,40,2000,1000,FPGA_20_1_11,20,1,11,A2F_19932,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,980,40,2000,1000,FPGA_20_1_10,20,1,10,A2F_19933,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,70,40,1000,1000,FPGA_20_1_71,20,1,71,F2A_19944,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_70,20,1,70,F2A_19945,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_69,20,1,69,F2A_19946,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_68,20,1,68,F2A_19947,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_67,20,1,67,F2A_19948,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_66,20,1,66,F2A_19949,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_65,20,1,65,F2A_19950,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_64,20,1,64,F2A_19951,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_63,20,1,63,F2A_19952,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_20_1_62,20,1,62,F2A_19953,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_20_1_61,20,1,61,F2A_19954,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_20_1_60,20,1,60,F2A_19955,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_20_1_59,20,1,59,F2A_19956,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_20_1_58,20,1,58,F2A_19957,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_57,20,1,57,F2A_19958,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_56,20,1,56,F2A_19959,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_20_1_55,20,1,55,F2A_19960,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_20_1_54,20,1,54,F2A_19961,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_20_1_53,20,1,53,F2A_19962,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_20_1_52,20,1,52,F2A_19963,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_20_1_51,20,1,51,F2A_19964,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_20_1_50,20,1,50,F2A_19965,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_20_1_49,20,1,49,F2A_19966,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_20_1_48,20,1,48,F2A_19967,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_20_1_47,20,1,47,F2A_19968,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_20_1_46,20,1,46,F2A_19969,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_20_1_45,20,1,45,F2A_19970,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_20_1_44,20,1,44,F2A_19971,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_20_1_43,20,1,43,F2A_19972,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,460,40,1000,4000,FPGA_21_1_23,21,1,23,A2F_19848,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,460,40,1000,4000,FPGA_21_1_22,21,1,22,A2F_19849,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,460,40,1000,4000,FPGA_21_1_21,21,1,21,A2F_19850,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_20,21,1,20,A2F_19851,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_19,21,1,19,A2F_19852,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_18,21,1,18,A2F_19853,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_17,21,1,17,A2F_19854,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_16,21,1,16,A2F_19855,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_15,21,1,15,A2F_19856,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_14,21,1,14,A2F_19857,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_13,21,1,13,A2F_19858,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,980,40,2000,1000,FPGA_21_1_12,21,1,12,A2F_19859,g2f_rx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,980,40,2000,1000,FPGA_21_1_11,21,1,11,A2F_19860,g2f_rx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,980,40,2000,1000,FPGA_21_1_10,21,1,10,A2F_19861,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,70,40,1000,1000,FPGA_21_1_71,21,1,71,F2A_19872,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_70,21,1,70,F2A_19873,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_69,21,1,69,F2A_19874,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_68,21,1,68,F2A_19875,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_67,21,1,67,F2A_19876,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_66,21,1,66,F2A_19877,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_65,21,1,65,F2A_19878,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_64,21,1,64,F2A_19879,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_63,21,1,63,F2A_19880,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_21_1_62,21,1,62,F2A_19881,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_21_1_61,21,1,61,F2A_19882,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_21_1_60,21,1,60,F2A_19883,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_21_1_59,21,1,59,F2A_19884,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_21_1_58,21,1,58,F2A_19885,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_57,21,1,57,F2A_19886,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_56,21,1,56,F2A_19887,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_21_1_55,21,1,55,F2A_19888,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_21_1_54,21,1,54,F2A_19889,f2g_trx_hs_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_21_1_53,21,1,53,F2A_19890,f2g_trx_lp_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_21_1_52,21,1,52,F2A_19891,f2g_tx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_21_1_51,21,1,51,F2A_19892,f2g_tx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_21_1_50,21,1,50,F2A_19893,f2g_rx_term_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_21_1_49,21,1,49,F2A_19894,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_21_1_48,21,1,48,F2A_19895,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_21_1_47,21,1,47,F2A_19896,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_21_1_46,21,1,46,F2A_19897,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_21_1_45,21,1,45,F2A_19898,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_21_1_44,21,1,44,F2A_19899,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, -GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_21_1_43,21,1,43,F2A_19900,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_54,10,1,54,F2A_20681,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_53,10,1,53,F2A_20682,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_52,10,1,52,F2A_20683,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_51,10,1,51,F2A_20684,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_50,10,1,50,F2A_20685,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_49,10,1,49,F2A_20686,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_16,HP_1_15_7N,W15,720,40,1000,6000,FPGA_10_1_48,10,1,48,F2A_20687,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_37,10,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_36,10,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_35,10,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_34,10,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_33,10,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_15,HP_1_14_7P,V15,720,40,1000,6000,FPGA_10_1_-1,10,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,460,40,1000,4000,FPGA_12_1_23,12,1,23,A2F_20496,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,460,40,1000,4000,FPGA_12_1_22,12,1,22,A2F_20497,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,460,40,1000,4000,FPGA_12_1_21,12,1,21,A2F_20498,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_20,12,1,20,A2F_20499,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_19,12,1,19,A2F_20500,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_18,12,1,18,A2F_20501,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_17,12,1,17,A2F_20502,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_16,12,1,16,A2F_20503,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_15,12,1,15,A2F_20504,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_14,12,1,14,A2F_20505,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_13,12,1,13,A2F_20506,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,980,40,2000,1000,FPGA_12_1_12,12,1,12,A2F_20507,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,980,40,2000,1000,FPGA_12_1_11,12,1,11,A2F_20508,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,980,40,2000,1000,FPGA_12_1_10,12,1,10,A2F_20509,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,70,40,1000,1000,FPGA_12_1_71,12,1,71,F2A_20520,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_70,12,1,70,F2A_20521,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_69,12,1,69,F2A_20522,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_68,12,1,68,F2A_20523,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_67,12,1,67,F2A_20524,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_66,12,1,66,F2A_20525,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_65,12,1,65,F2A_20526,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_64,12,1,64,F2A_20527,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_63,12,1,63,F2A_20528,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,200,40,1000,2000,FPGA_12_1_62,12,1,62,F2A_20529,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,330,40,1000,3000,FPGA_12_1_61,12,1,61,F2A_20530,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,330,40,1000,3000,FPGA_12_1_60,12,1,60,F2A_20531,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,330,40,1000,3000,FPGA_12_1_59,12,1,59,F2A_20532,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,330,40,1000,3000,FPGA_12_1_58,12,1,58,F2A_20533,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_57,12,1,57,F2A_20534,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_56,12,1,56,F2A_20535,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,590,40,1000,5000,FPGA_12_1_55,12,1,55,F2A_20536,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,720,40,1000,6000,FPGA_12_1_54,12,1,54,F2A_20537,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,720,40,1000,6000,FPGA_12_1_53,12,1,53,F2A_20538,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,720,40,1000,6000,FPGA_12_1_52,12,1,52,F2A_20539,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,720,40,1000,6000,FPGA_12_1_51,12,1,51,F2A_20540,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,720,40,1000,6000,FPGA_12_1_50,12,1,50,F2A_20541,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,720,40,1000,6000,FPGA_12_1_49,12,1,49,F2A_20542,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_18,HP_1_17_8N,Y17,720,40,1000,6000,FPGA_12_1_48,12,1,48,F2A_20543,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,720,40,1000,6000,FPGA_12_1_37,12,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,720,40,1000,6000,FPGA_12_1_36,12,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,720,40,1000,6000,FPGA_12_1_35,12,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,720,40,1000,6000,FPGA_12_1_34,12,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,720,40,1000,6000,FPGA_12_1_33,12,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_17,HP_1_16_8P,Y18,720,40,1000,6000,FPGA_12_1_-1,12,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,460,40,1000,4000,FPGA_13_1_23,13,1,23,A2F_20424,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,460,40,1000,4000,FPGA_13_1_22,13,1,22,A2F_20425,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,460,40,1000,4000,FPGA_13_1_21,13,1,21,A2F_20426,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_20,13,1,20,A2F_20427,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_19,13,1,19,A2F_20428,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_18,13,1,18,A2F_20429,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_17,13,1,17,A2F_20430,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_16,13,1,16,A2F_20431,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_15,13,1,15,A2F_20432,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_14,13,1,14,A2F_20433,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_13,13,1,13,A2F_20434,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,980,40,2000,1000,FPGA_13_1_12,13,1,12,A2F_20435,g2f_rx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,980,40,2000,1000,FPGA_13_1_11,13,1,11,A2F_20436,g2f_rx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,980,40,2000,1000,FPGA_13_1_10,13,1,10,A2F_20437,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,70,40,1000,1000,FPGA_13_1_71,13,1,71,F2A_20448,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_70,13,1,70,F2A_20449,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_69,13,1,69,F2A_20450,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_68,13,1,68,F2A_20451,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_67,13,1,67,F2A_20452,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_66,13,1,66,F2A_20453,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_65,13,1,65,F2A_20454,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_64,13,1,64,F2A_20455,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_63,13,1,63,F2A_20456,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,200,40,1000,2000,FPGA_13_1_62,13,1,62,F2A_20457,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_13_1_61,13,1,61,F2A_20458,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_13_1_60,13,1,60,F2A_20459,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_13_1_59,13,1,59,F2A_20460,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,330,40,1000,3000,FPGA_13_1_58,13,1,58,F2A_20461,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_57,13,1,57,F2A_20462,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_56,13,1,56,F2A_20463,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,590,40,1000,5000,FPGA_13_1_55,13,1,55,F2A_20464,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_13_1_54,13,1,54,F2A_20465,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_13_1_53,13,1,53,F2A_20466,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_13_1_52,13,1,52,F2A_20467,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_13_1_51,13,1,51,F2A_20468,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_13_1_50,13,1,50,F2A_20469,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_13_1_49,13,1,49,F2A_20470,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_20,HP_1_CC_19_9N,AA19,720,40,1000,6000,FPGA_13_1_48,13,1,48,F2A_20471,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_13_1_37,13,1,37,F2A_0,f2g_trx_hs_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_13_1_36,13,1,36,F2A_1,f2g_trx_lp_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_13_1_35,13,1,35,F2A_2,f2g_tx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_13_1_34,13,1,34,F2A_3,f2g_tx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_13_1_33,13,1,33,F2A_4,f2g_rx_term_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_19,HP_1_CC_18_9P,Y19,720,40,1000,6000,FPGA_13_1_-1,13,1,-1,F2A_5,f2g_trx_core_clk,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_14_1_23,14,1,23,A2F_20352,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_14_1_22,14,1,22,A2F_20353,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_14_1_21,14,1,21,A2F_20354,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_14_1_20,14,1,20,A2F_20355,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_14_1_19,14,1,19,A2F_20356,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_14_1_18,14,1,18,A2F_20357,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_14_1_17,14,1,17,A2F_20358,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_14_1_16,14,1,16,A2F_20359,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_14_1_15,14,1,15,A2F_20360,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_14_1_14,14,1,14,A2F_20361,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_14_1_13,14,1,13,A2F_20362,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_71,14,1,71,F2A_20376,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_70,14,1,70,F2A_20377,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_69,14,1,69,F2A_20378,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_68,14,1,68,F2A_20379,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_67,14,1,67,F2A_20380,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_66,14,1,66,F2A_20381,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_65,14,1,65,F2A_20382,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_64,14,1,64,F2A_20383,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_14_1_63,14,1,63,F2A_20384,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_15_1_23,15,1,23,A2F_20280,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_15_1_22,15,1,22,A2F_20281,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,460,40,1000,4000,FPGA_15_1_21,15,1,21,A2F_20282,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_20,15,1,20,A2F_20283,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_19,15,1,19,A2F_20284,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_18,15,1,18,A2F_20285,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_17,15,1,17,A2F_20286,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_16,15,1,16,A2F_20287,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_15,15,1,15,A2F_20288,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_14,15,1,14,A2F_20289,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_13,15,1,13,A2F_20290,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,980,40,2000,1000,FPGA_15_1_12,15,1,12,A2F_20291,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,980,40,2000,1000,FPGA_15_1_11,15,1,11,A2F_20292,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,980,40,2000,1000,FPGA_15_1_10,15,1,10,A2F_20293,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,70,40,1000,1000,FPGA_15_1_71,15,1,71,F2A_20304,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_70,15,1,70,F2A_20305,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_69,15,1,69,F2A_20306,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_68,15,1,68,F2A_20307,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_67,15,1,67,F2A_20308,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_66,15,1,66,F2A_20309,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_65,15,1,65,F2A_20310,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_64,15,1,64,F2A_20311,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_63,15,1,63,F2A_20312,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,200,40,1000,2000,FPGA_15_1_62,15,1,62,F2A_20313,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_15_1_61,15,1,61,F2A_20314,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_15_1_60,15,1,60,F2A_20315,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_15_1_59,15,1,59,F2A_20316,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,330,40,1000,3000,FPGA_15_1_58,15,1,58,F2A_20317,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_57,15,1,57,F2A_20318,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_56,15,1,56,F2A_20319,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,590,40,1000,5000,FPGA_15_1_55,15,1,55,F2A_20320,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_15_1_54,15,1,54,F2A_20321,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_15_1_53,15,1,53,F2A_20322,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_15_1_52,15,1,52,F2A_20323,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_15_1_51,15,1,51,F2A_20324,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_15_1_50,15,1,50,F2A_20325,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_15_1_49,15,1,49,F2A_20326,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_22,HP_1_21_10N,AA18,720,40,1000,6000,FPGA_15_1_48,15,1,48,F2A_20327,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_15_1_37,15,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_15_1_36,15,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_15_1_35,15,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_15_1_34,15,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_15_1_33,15,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_21,HP_1_20_10P,AA17,720,40,1000,6000,FPGA_15_1_-1,15,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,460,40,1000,4000,FPGA_17_1_23,17,1,23,A2F_20136,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,460,40,1000,4000,FPGA_17_1_22,17,1,22,A2F_20137,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,460,40,1000,4000,FPGA_17_1_21,17,1,21,A2F_20138,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_20,17,1,20,A2F_20139,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_19,17,1,19,A2F_20140,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_18,17,1,18,A2F_20141,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_17,17,1,17,A2F_20142,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_16,17,1,16,A2F_20143,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_15,17,1,15,A2F_20144,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_14,17,1,14,A2F_20145,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_13,17,1,13,A2F_20146,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,980,40,2000,1000,FPGA_17_1_12,17,1,12,A2F_20147,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,980,40,2000,1000,FPGA_17_1_11,17,1,11,A2F_20148,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,980,40,2000,1000,FPGA_17_1_10,17,1,10,A2F_20149,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,70,40,1000,1000,FPGA_17_1_71,17,1,71,F2A_20160,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_70,17,1,70,F2A_20161,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_69,17,1,69,F2A_20162,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_68,17,1,68,F2A_20163,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_67,17,1,67,F2A_20164,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_66,17,1,66,F2A_20165,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_65,17,1,65,F2A_20166,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_64,17,1,64,F2A_20167,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_63,17,1,63,F2A_20168,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,200,40,1000,2000,FPGA_17_1_62,17,1,62,F2A_20169,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_17_1_61,17,1,61,F2A_20170,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_17_1_60,17,1,60,F2A_20171,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_17_1_59,17,1,59,F2A_20172,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,330,40,1000,3000,FPGA_17_1_58,17,1,58,F2A_20173,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_57,17,1,57,F2A_20174,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_56,17,1,56,F2A_20175,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,590,40,1000,5000,FPGA_17_1_55,17,1,55,F2A_20176,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_17_1_54,17,1,54,F2A_20177,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_17_1_53,17,1,53,F2A_20178,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_17_1_52,17,1,52,F2A_20179,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_17_1_51,17,1,51,F2A_20180,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_17_1_50,17,1,50,F2A_20181,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_17_1_49,17,1,49,F2A_20182,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_24,HP_1_23_11N,AB17,720,40,1000,6000,FPGA_17_1_48,17,1,48,F2A_20183,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_17_1_37,17,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_17_1_36,17,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_17_1_35,17,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_17_1_34,17,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_17_1_33,17,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_23,HP_1_22_11P,AB18,720,40,1000,6000,FPGA_17_1_-1,17,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,460,40,1000,4000,FPGA_18_1_23,18,1,23,A2F_20064,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,460,40,1000,4000,FPGA_18_1_22,18,1,22,A2F_20065,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,460,40,1000,4000,FPGA_18_1_21,18,1,21,A2F_20066,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_20,18,1,20,A2F_20067,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_19,18,1,19,A2F_20068,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_18,18,1,18,A2F_20069,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_17,18,1,17,A2F_20070,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_16,18,1,16,A2F_20071,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_15,18,1,15,A2F_20072,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_14,18,1,14,A2F_20073,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_13,18,1,13,A2F_20074,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,980,40,2000,1000,FPGA_18_1_12,18,1,12,A2F_20075,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,980,40,2000,1000,FPGA_18_1_11,18,1,11,A2F_20076,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,980,40,2000,1000,FPGA_18_1_10,18,1,10,A2F_20077,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,70,40,1000,1000,FPGA_18_1_71,18,1,71,F2A_20088,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_70,18,1,70,F2A_20089,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_69,18,1,69,F2A_20090,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_68,18,1,68,F2A_20091,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_67,18,1,67,F2A_20092,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_66,18,1,66,F2A_20093,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_65,18,1,65,F2A_20094,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_64,18,1,64,F2A_20095,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_63,18,1,63,F2A_20096,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,200,40,1000,2000,FPGA_18_1_62,18,1,62,F2A_20097,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_18_1_61,18,1,61,F2A_20098,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_18_1_60,18,1,60,F2A_20099,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_18_1_59,18,1,59,F2A_20100,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,330,40,1000,3000,FPGA_18_1_58,18,1,58,F2A_20101,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_57,18,1,57,F2A_20102,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_56,18,1,56,F2A_20103,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,590,40,1000,5000,FPGA_18_1_55,18,1,55,F2A_20104,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_18_1_54,18,1,54,F2A_20105,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_18_1_53,18,1,53,F2A_20106,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_18_1_52,18,1,52,F2A_20107,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_18_1_51,18,1,51,F2A_20108,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_18_1_50,18,1,50,F2A_20109,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_18_1_49,18,1,49,F2A_20110,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_26,HP_1_25_12N,Y15,720,40,1000,6000,FPGA_18_1_48,18,1,48,F2A_20111,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_18_1_37,18,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_18_1_36,18,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_18_1_35,18,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_18_1_34,18,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_18_1_33,18,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_25,HP_1_24_12P,Y16,720,40,1000,6000,FPGA_18_1_-1,18,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,460,40,1000,4000,FPGA_19_1_23,19,1,23,A2F_19992,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,460,40,1000,4000,FPGA_19_1_22,19,1,22,A2F_19993,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,460,40,1000,4000,FPGA_19_1_21,19,1,21,A2F_19994,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_20,19,1,20,A2F_19995,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_19,19,1,19,A2F_19996,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_18,19,1,18,A2F_19997,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_17,19,1,17,A2F_19998,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_16,19,1,16,A2F_19999,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_15,19,1,15,A2F_20000,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_14,19,1,14,A2F_20001,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_13,19,1,13,A2F_20002,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,980,40,2000,1000,FPGA_19_1_12,19,1,12,A2F_20003,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,980,40,2000,1000,FPGA_19_1_11,19,1,11,A2F_20004,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,980,40,2000,1000,FPGA_19_1_10,19,1,10,A2F_20005,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,70,40,1000,1000,FPGA_19_1_71,19,1,71,F2A_20016,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_70,19,1,70,F2A_20017,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_69,19,1,69,F2A_20018,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_68,19,1,68,F2A_20019,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_67,19,1,67,F2A_20020,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_66,19,1,66,F2A_20021,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_65,19,1,65,F2A_20022,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_64,19,1,64,F2A_20023,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_63,19,1,63,F2A_20024,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,200,40,1000,2000,FPGA_19_1_62,19,1,62,F2A_20025,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_19_1_61,19,1,61,F2A_20026,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_19_1_60,19,1,60,F2A_20027,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_19_1_59,19,1,59,F2A_20028,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,330,40,1000,3000,FPGA_19_1_58,19,1,58,F2A_20029,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_57,19,1,57,F2A_20030,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_56,19,1,56,F2A_20031,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,590,40,1000,5000,FPGA_19_1_55,19,1,55,F2A_20032,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_19_1_54,19,1,54,F2A_20033,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_19_1_53,19,1,53,F2A_20034,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_19_1_52,19,1,52,F2A_20035,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_19_1_51,19,1,51,F2A_20036,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_19_1_50,19,1,50,F2A_20037,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_19_1_49,19,1,49,F2A_20038,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_28,HP_1_27_13N,W14,720,40,1000,6000,FPGA_19_1_48,19,1,48,F2A_20039,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_19_1_37,19,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_19_1_36,19,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_19_1_35,19,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_19_1_34,19,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_19_1_33,19,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_27,HP_1_26_13P,V14,720,40,1000,6000,FPGA_19_1_-1,19,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,460,40,1000,4000,FPGA_20_1_23,20,1,23,A2F_19920,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,460,40,1000,4000,FPGA_20_1_22,20,1,22,A2F_19921,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,460,40,1000,4000,FPGA_20_1_21,20,1,21,A2F_19922,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_20,20,1,20,A2F_19923,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_19,20,1,19,A2F_19924,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_18,20,1,18,A2F_19925,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_17,20,1,17,A2F_19926,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_16,20,1,16,A2F_19927,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_15,20,1,15,A2F_19928,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_14,20,1,14,A2F_19929,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_13,20,1,13,A2F_19930,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,980,40,2000,1000,FPGA_20_1_12,20,1,12,A2F_19931,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,980,40,2000,1000,FPGA_20_1_11,20,1,11,A2F_19932,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,980,40,2000,1000,FPGA_20_1_10,20,1,10,A2F_19933,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,70,40,1000,1000,FPGA_20_1_71,20,1,71,F2A_19944,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_70,20,1,70,F2A_19945,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_69,20,1,69,F2A_19946,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_68,20,1,68,F2A_19947,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_67,20,1,67,F2A_19948,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_66,20,1,66,F2A_19949,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_65,20,1,65,F2A_19950,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_64,20,1,64,F2A_19951,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_63,20,1,63,F2A_19952,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,200,40,1000,2000,FPGA_20_1_62,20,1,62,F2A_19953,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_20_1_61,20,1,61,F2A_19954,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_20_1_60,20,1,60,F2A_19955,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_20_1_59,20,1,59,F2A_19956,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,330,40,1000,3000,FPGA_20_1_58,20,1,58,F2A_19957,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_57,20,1,57,F2A_19958,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_56,20,1,56,F2A_19959,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,590,40,1000,5000,FPGA_20_1_55,20,1,55,F2A_19960,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_20_1_54,20,1,54,F2A_19961,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_20_1_53,20,1,53,F2A_19962,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_20_1_52,20,1,52,F2A_19963,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_20_1_51,20,1,51,F2A_19964,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_20_1_50,20,1,50,F2A_19965,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_20_1_49,20,1,49,F2A_19966,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_30,HP_1_29_14N,AB15,720,40,1000,6000,FPGA_20_1_48,20,1,48,F2A_19967,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_20_1_37,20,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_20_1_36,20,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_20_1_35,20,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_20_1_34,20,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_20_1_33,20,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_29,HP_1_28_14P,AB14,720,40,1000,6000,FPGA_20_1_-1,20,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,460,40,1000,4000,FPGA_21_1_23,21,1,23,A2F_19848,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,460,40,1000,4000,FPGA_21_1_22,21,1,22,A2F_19849,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,460,40,1000,4000,FPGA_21_1_21,21,1,21,A2F_19850,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_20,21,1,20,A2F_19851,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_19,21,1,19,A2F_19852,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_18,21,1,18,A2F_19853,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_17,21,1,17,A2F_19854,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_16,21,1,16,A2F_19855,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_15,21,1,15,A2F_19856,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_14,21,1,14,A2F_19857,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_13,21,1,13,A2F_19858,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,980,40,2000,1000,FPGA_21_1_12,21,1,12,A2F_19859,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,980,40,2000,1000,FPGA_21_1_11,21,1,11,A2F_19860,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,980,40,2000,1000,FPGA_21_1_10,21,1,10,A2F_19861,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,70,40,1000,1000,FPGA_21_1_71,21,1,71,F2A_19872,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_70,21,1,70,F2A_19873,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_69,21,1,69,F2A_19874,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_68,21,1,68,F2A_19875,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_67,21,1,67,F2A_19876,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_66,21,1,66,F2A_19877,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_65,21,1,65,F2A_19878,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_64,21,1,64,F2A_19879,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_63,21,1,63,F2A_19880,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,200,40,1000,2000,FPGA_21_1_62,21,1,62,F2A_19881,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_21_1_61,21,1,61,F2A_19882,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_21_1_60,21,1,60,F2A_19883,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_21_1_59,21,1,59,F2A_19884,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,330,40,1000,3000,FPGA_21_1_58,21,1,58,F2A_19885,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_57,21,1,57,F2A_19886,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_56,21,1,56,F2A_19887,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,590,40,1000,5000,FPGA_21_1_55,21,1,55,F2A_19888,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_21_1_54,21,1,54,F2A_19889,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_21_1_53,21,1,53,F2A_19890,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_21_1_52,21,1,52,F2A_19891,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_21_1_51,21,1,51,F2A_19892,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_21_1_50,21,1,50,F2A_19893,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_21_1_49,21,1,49,F2A_19894,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_32,HP_1_31_15N,AA14,720,40,1000,6000,FPGA_21_1_48,21,1,48,F2A_19895,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_21_1_37,21,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_21_1_36,21,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_21_1_35,21,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_21_1_34,21,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_21_1_33,21,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_31,HP_1_30_15P,Y14,720,40,1000,6000,FPGA_21_1_-1,21,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,460,40,1000,4000,FPGA_22_1_23,22,1,23,A2F_19776,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,460,40,1000,4000,FPGA_22_1_22,22,1,22,A2F_19777,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,460,40,1000,4000,FPGA_22_1_21,22,1,21,A2F_19778,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_20,22,1,20,A2F_19779,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_19,22,1,19,A2F_19780,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_18,22,1,18,A2F_19781,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_17,22,1,17,A2F_19782,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_16,22,1,16,A2F_19783,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_15,22,1,15,A2F_19784,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_14,22,1,14,A2F_19785,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_13,22,1,13,A2F_19786,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,980,40,2000,1000,FPGA_22_1_12,22,1,12,A2F_19787,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,980,40,2000,1000,FPGA_22_1_11,22,1,11,A2F_19788,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,980,40,2000,1000,FPGA_22_1_10,22,1,10,A2F_19789,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,70,40,1000,1000,FPGA_22_1_71,22,1,71,F2A_19800,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_70,22,1,70,F2A_19801,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_69,22,1,69,F2A_19802,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_68,22,1,68,F2A_19803,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_67,22,1,67,F2A_19804,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_66,22,1,66,F2A_19805,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_65,22,1,65,F2A_19806,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_64,22,1,64,F2A_19807,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_63,22,1,63,F2A_19808,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,200,40,1000,2000,FPGA_22_1_62,22,1,62,F2A_19809,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_22_1_61,22,1,61,F2A_19810,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_22_1_60,22,1,60,F2A_19811,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_22_1_59,22,1,59,F2A_19812,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,330,40,1000,3000,FPGA_22_1_58,22,1,58,F2A_19813,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_57,22,1,57,F2A_19814,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_56,22,1,56,F2A_19815,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,590,40,1000,5000,FPGA_22_1_55,22,1,55,F2A_19816,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_22_1_54,22,1,54,F2A_19817,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_22_1_53,22,1,53,F2A_19818,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_22_1_52,22,1,52,F2A_19819,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_22_1_51,22,1,51,F2A_19820,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_22_1_50,22,1,50,F2A_19821,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_22_1_49,22,1,49,F2A_19822,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_34,HP_1_33_16N,AA12,720,40,1000,6000,FPGA_22_1_48,22,1,48,F2A_19823,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_22_1_37,22,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_22_1_36,22,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_22_1_35,22,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_22_1_34,22,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_22_1_33,22,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_33,HP_1_32_16P,AB12,720,40,1000,6000,FPGA_22_1_-1,22,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,460,40,1000,4000,FPGA_24_1_23,24,1,23,A2F_19632,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,460,40,1000,4000,FPGA_24_1_22,24,1,22,A2F_19633,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,460,40,1000,4000,FPGA_24_1_21,24,1,21,A2F_19634,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_20,24,1,20,A2F_19635,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_19,24,1,19,A2F_19636,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_18,24,1,18,A2F_19637,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_17,24,1,17,A2F_19638,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_16,24,1,16,A2F_19639,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_15,24,1,15,A2F_19640,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_14,24,1,14,A2F_19641,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_13,24,1,13,A2F_19642,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,980,40,2000,1000,FPGA_24_1_12,24,1,12,A2F_19643,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,980,40,2000,1000,FPGA_24_1_11,24,1,11,A2F_19644,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,980,40,2000,1000,FPGA_24_1_10,24,1,10,A2F_19645,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,70,40,1000,1000,FPGA_24_1_71,24,1,71,F2A_19656,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_70,24,1,70,F2A_19657,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_69,24,1,69,F2A_19658,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_68,24,1,68,F2A_19659,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_67,24,1,67,F2A_19660,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_66,24,1,66,F2A_19661,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_65,24,1,65,F2A_19662,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_64,24,1,64,F2A_19663,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_63,24,1,63,F2A_19664,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,200,40,1000,2000,FPGA_24_1_62,24,1,62,F2A_19665,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_24_1_61,24,1,61,F2A_19666,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_24_1_60,24,1,60,F2A_19667,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_24_1_59,24,1,59,F2A_19668,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,330,40,1000,3000,FPGA_24_1_58,24,1,58,F2A_19669,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_57,24,1,57,F2A_19670,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_56,24,1,56,F2A_19671,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,590,40,1000,5000,FPGA_24_1_55,24,1,55,F2A_19672,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_24_1_54,24,1,54,F2A_19673,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_24_1_53,24,1,53,F2A_19674,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_24_1_52,24,1,52,F2A_19675,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_24_1_51,24,1,51,F2A_19676,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_24_1_50,24,1,50,F2A_19677,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_24_1_49,24,1,49,F2A_19678,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_36,HP_1_35_17N,AA13,720,40,1000,6000,FPGA_24_1_48,24,1,48,F2A_19679,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_24_1_37,24,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_24_1_36,24,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_24_1_35,24,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_24_1_34,24,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_24_1_33,24,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_35,HP_1_34_17P,Y13,720,40,1000,6000,FPGA_24_1_-1,24,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,460,40,1000,4000,FPGA_25_1_23,25,1,23,A2F_19560,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,460,40,1000,4000,FPGA_25_1_22,25,1,22,A2F_19561,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,460,40,1000,4000,FPGA_25_1_21,25,1,21,A2F_19562,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_20,25,1,20,A2F_19563,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_19,25,1,19,A2F_19564,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_18,25,1,18,A2F_19565,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_17,25,1,17,A2F_19566,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_16,25,1,16,A2F_19567,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_15,25,1,15,A2F_19568,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_14,25,1,14,A2F_19569,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_13,25,1,13,A2F_19570,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,980,40,2000,1000,FPGA_25_1_12,25,1,12,A2F_19571,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,980,40,2000,1000,FPGA_25_1_11,25,1,11,A2F_19572,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,980,40,2000,1000,FPGA_25_1_10,25,1,10,A2F_19573,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,70,40,1000,1000,FPGA_25_1_71,25,1,71,F2A_19584,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_70,25,1,70,F2A_19585,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_69,25,1,69,F2A_19586,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_68,25,1,68,F2A_19587,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_67,25,1,67,F2A_19588,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_66,25,1,66,F2A_19589,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_65,25,1,65,F2A_19590,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_64,25,1,64,F2A_19591,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_63,25,1,63,F2A_19592,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,200,40,1000,2000,FPGA_25_1_62,25,1,62,F2A_19593,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,330,40,1000,3000,FPGA_25_1_61,25,1,61,F2A_19594,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,330,40,1000,3000,FPGA_25_1_60,25,1,60,F2A_19595,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,330,40,1000,3000,FPGA_25_1_59,25,1,59,F2A_19596,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,330,40,1000,3000,FPGA_25_1_58,25,1,58,F2A_19597,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_57,25,1,57,F2A_19598,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_56,25,1,56,F2A_19599,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,590,40,1000,5000,FPGA_25_1_55,25,1,55,F2A_19600,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,720,40,1000,6000,FPGA_25_1_54,25,1,54,F2A_19601,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,720,40,1000,6000,FPGA_25_1_53,25,1,53,F2A_19602,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,720,40,1000,6000,FPGA_25_1_52,25,1,52,F2A_19603,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,720,40,1000,6000,FPGA_25_1_51,25,1,51,F2A_19604,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,720,40,1000,6000,FPGA_25_1_50,25,1,50,F2A_19605,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,720,40,1000,6000,FPGA_25_1_49,25,1,49,F2A_19606,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_38,HP_1_37_18N,W12,720,40,1000,6000,FPGA_25_1_48,25,1,48,F2A_19607,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,720,40,1000,6000,FPGA_25_1_37,25,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,720,40,1000,6000,FPGA_25_1_36,25,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,720,40,1000,6000,FPGA_25_1_35,25,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,720,40,1000,6000,FPGA_25_1_34,25,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,720,40,1000,6000,FPGA_25_1_33,25,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_37,HP_1_36_18P,Y12,720,40,1000,6000,FPGA_25_1_-1,25,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,460,40,1000,4000,FPGA_26_1_23,26,1,23,A2F_19488,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,460,40,1000,4000,FPGA_26_1_22,26,1,22,A2F_19489,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,460,40,1000,4000,FPGA_26_1_21,26,1,21,A2F_19490,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_20,26,1,20,A2F_19491,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_19,26,1,19,A2F_19492,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_18,26,1,18,A2F_19493,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_17,26,1,17,A2F_19494,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_16,26,1,16,A2F_19495,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_15,26,1,15,A2F_19496,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_14,26,1,14,A2F_19497,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_13,26,1,13,A2F_19498,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,980,40,2000,1000,FPGA_26_1_12,26,1,12,A2F_19499,g2f_rx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,980,40,2000,1000,FPGA_26_1_11,26,1,11,A2F_19500,g2f_rx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,980,40,2000,1000,FPGA_26_1_10,26,1,10,A2F_19501,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,70,40,1000,1000,FPGA_26_1_71,26,1,71,F2A_19512,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_70,26,1,70,F2A_19513,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_69,26,1,69,F2A_19514,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_68,26,1,68,F2A_19515,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_67,26,1,67,F2A_19516,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_66,26,1,66,F2A_19517,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_65,26,1,65,F2A_19518,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_64,26,1,64,F2A_19519,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_63,26,1,63,F2A_19520,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,200,40,1000,2000,FPGA_26_1_62,26,1,62,F2A_19521,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_26_1_61,26,1,61,F2A_19522,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_26_1_60,26,1,60,F2A_19523,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_26_1_59,26,1,59,F2A_19524,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,330,40,1000,3000,FPGA_26_1_58,26,1,58,F2A_19525,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_57,26,1,57,F2A_19526,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_56,26,1,56,F2A_19527,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,590,40,1000,5000,FPGA_26_1_55,26,1,55,F2A_19528,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_26_1_54,26,1,54,F2A_19529,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_26_1_53,26,1,53,F2A_19530,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_26_1_52,26,1,52,F2A_19531,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_26_1_51,26,1,51,F2A_19532,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_26_1_50,26,1,50,F2A_19533,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_26_1_49,26,1,49,F2A_19534,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_40,HP_1_CC_39_19N,V12,720,40,1000,6000,FPGA_26_1_48,26,1,48,F2A_19535,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_26_1_37,26,1,37,F2A_0,f2g_trx_hs_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_26_1_36,26,1,36,F2A_1,f2g_trx_lp_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_26_1_35,26,1,35,F2A_2,f2g_tx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_26_1_34,26,1,34,F2A_3,f2g_tx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_26_1_33,26,1,33,F2A_4,f2g_rx_term_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_1_39,HP_1_CC_38_19P,V13,720,40,1000,6000,FPGA_26_1_-1,26,1,-1,F2A_5,f2g_trx_core_clk,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_32_1_23,32,1,23,A2F_19056,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_32_1_22,32,1,22,A2F_19057,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_32_1_21,32,1,21,A2F_19058,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_32_1_20,32,1,20,A2F_19059,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_32_1_19,32,1,19,A2F_19060,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_32_1_18,32,1,18,A2F_19061,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_32_1_17,32,1,17,A2F_19062,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_32_1_16,32,1,16,A2F_19063,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_32_1_15,32,1,15,A2F_19064,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_32_1_14,32,1,14,A2F_19065,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_32_1_13,32,1,13,A2F_19066,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_71,32,1,71,F2A_19080,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_70,32,1,70,F2A_19081,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_69,32,1,69,F2A_19082,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_68,32,1,68,F2A_19083,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_67,32,1,67,F2A_19084,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_66,32,1,66,F2A_19085,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_65,32,1,65,F2A_19086,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_64,32,1,64,F2A_19087,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_32_1_63,32,1,63,F2A_19088,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_33_1_23,33,1,23,A2F_18984,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_33_1_22,33,1,22,A2F_18985,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,460,40,1000,4000,FPGA_33_1_21,33,1,21,A2F_18986,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_20,33,1,20,A2F_18987,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_19,33,1,19,A2F_18988,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_18,33,1,18,A2F_18989,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_17,33,1,17,A2F_18990,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_16,33,1,16,A2F_18991,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_15,33,1,15,A2F_18992,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_14,33,1,14,A2F_18993,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_13,33,1,13,A2F_18994,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,980,40,2000,1000,FPGA_33_1_12,33,1,12,A2F_18995,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,980,40,2000,1000,FPGA_33_1_11,33,1,11,A2F_18996,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,980,40,2000,1000,FPGA_33_1_10,33,1,10,A2F_18997,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,70,40,1000,1000,FPGA_33_1_71,33,1,71,F2A_19008,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_70,33,1,70,F2A_19009,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_69,33,1,69,F2A_19010,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_68,33,1,68,F2A_19011,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_67,33,1,67,F2A_19012,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_66,33,1,66,F2A_19013,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_65,33,1,65,F2A_19014,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_64,33,1,64,F2A_19015,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_63,33,1,63,F2A_19016,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,200,40,1000,2000,FPGA_33_1_62,33,1,62,F2A_19017,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_33_1_61,33,1,61,F2A_19018,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_33_1_60,33,1,60,F2A_19019,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_33_1_59,33,1,59,F2A_19020,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,330,40,1000,3000,FPGA_33_1_58,33,1,58,F2A_19021,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_57,33,1,57,F2A_19022,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_56,33,1,56,F2A_19023,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,590,40,1000,5000,FPGA_33_1_55,33,1,55,F2A_19024,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,720,40,1000,6000,FPGA_33_1_54,33,1,54,F2A_19025,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,720,40,1000,6000,FPGA_33_1_53,33,1,53,F2A_19026,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,720,40,1000,6000,FPGA_33_1_52,33,1,52,F2A_19027,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,720,40,1000,6000,FPGA_33_1_51,33,1,51,F2A_19028,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,720,40,1000,6000,FPGA_33_1_50,33,1,50,F2A_19029,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,720,40,1000,6000,FPGA_33_1_49,33,1,49,F2A_19030,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_2,HP_2_1_0N,W11,720,40,1000,6000,FPGA_33_1_48,33,1,48,F2A_19031,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,720,40,1000,6000,FPGA_33_1_37,33,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,720,40,1000,6000,FPGA_33_1_36,33,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,720,40,1000,6000,FPGA_33_1_35,33,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,720,40,1000,6000,FPGA_33_1_34,33,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,720,40,1000,6000,FPGA_33_1_33,33,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_1,HP_2_0_0P,Y11,720,40,1000,6000,FPGA_33_1_-1,33,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,460,40,1000,4000,FPGA_34_1_23,34,1,23,A2F_18912,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,460,40,1000,4000,FPGA_34_1_22,34,1,22,A2F_18913,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,460,40,1000,4000,FPGA_34_1_21,34,1,21,A2F_18914,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_20,34,1,20,A2F_18915,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_19,34,1,19,A2F_18916,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_18,34,1,18,A2F_18917,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_17,34,1,17,A2F_18918,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_16,34,1,16,A2F_18919,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_15,34,1,15,A2F_18920,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_14,34,1,14,A2F_18921,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_13,34,1,13,A2F_18922,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,980,40,2000,1000,FPGA_34_1_12,34,1,12,A2F_18923,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,980,40,2000,1000,FPGA_34_1_11,34,1,11,A2F_18924,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,980,40,2000,1000,FPGA_34_1_10,34,1,10,A2F_18925,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,70,40,1000,1000,FPGA_34_1_71,34,1,71,F2A_18936,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_70,34,1,70,F2A_18937,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_69,34,1,69,F2A_18938,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_68,34,1,68,F2A_18939,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_67,34,1,67,F2A_18940,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_66,34,1,66,F2A_18941,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_65,34,1,65,F2A_18942,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_64,34,1,64,F2A_18943,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_63,34,1,63,F2A_18944,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,200,40,1000,2000,FPGA_34_1_62,34,1,62,F2A_18945,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,330,40,1000,3000,FPGA_34_1_61,34,1,61,F2A_18946,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,330,40,1000,3000,FPGA_34_1_60,34,1,60,F2A_18947,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,330,40,1000,3000,FPGA_34_1_59,34,1,59,F2A_18948,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,330,40,1000,3000,FPGA_34_1_58,34,1,58,F2A_18949,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_57,34,1,57,F2A_18950,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_56,34,1,56,F2A_18951,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,590,40,1000,5000,FPGA_34_1_55,34,1,55,F2A_18952,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,720,40,1000,6000,FPGA_34_1_54,34,1,54,F2A_18953,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,720,40,1000,6000,FPGA_34_1_53,34,1,53,F2A_18954,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,720,40,1000,6000,FPGA_34_1_52,34,1,52,F2A_18955,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,720,40,1000,6000,FPGA_34_1_51,34,1,51,F2A_18956,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,720,40,1000,6000,FPGA_34_1_50,34,1,50,F2A_18957,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,720,40,1000,6000,FPGA_34_1_49,34,1,49,F2A_18958,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_4,HP_2_3_1N,Y10,720,40,1000,6000,FPGA_34_1_48,34,1,48,F2A_18959,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,720,40,1000,6000,FPGA_34_1_37,34,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,720,40,1000,6000,FPGA_34_1_36,34,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,720,40,1000,6000,FPGA_34_1_35,34,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,720,40,1000,6000,FPGA_34_1_34,34,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,720,40,1000,6000,FPGA_34_1_33,34,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_3,HP_2_2_1P,AA10,720,40,1000,6000,FPGA_34_1_-1,34,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,460,40,1000,4000,FPGA_36_1_23,36,1,23,A2F_18768,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,460,40,1000,4000,FPGA_36_1_22,36,1,22,A2F_18769,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,460,40,1000,4000,FPGA_36_1_21,36,1,21,A2F_18770,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_20,36,1,20,A2F_18771,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_19,36,1,19,A2F_18772,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_18,36,1,18,A2F_18773,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_17,36,1,17,A2F_18774,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_16,36,1,16,A2F_18775,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_15,36,1,15,A2F_18776,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_14,36,1,14,A2F_18777,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_13,36,1,13,A2F_18778,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,980,40,2000,1000,FPGA_36_1_12,36,1,12,A2F_18779,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,980,40,2000,1000,FPGA_36_1_11,36,1,11,A2F_18780,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,980,40,2000,1000,FPGA_36_1_10,36,1,10,A2F_18781,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,70,40,1000,1000,FPGA_36_1_71,36,1,71,F2A_18792,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_70,36,1,70,F2A_18793,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_69,36,1,69,F2A_18794,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_68,36,1,68,F2A_18795,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_67,36,1,67,F2A_18796,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_66,36,1,66,F2A_18797,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_65,36,1,65,F2A_18798,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_64,36,1,64,F2A_18799,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_63,36,1,63,F2A_18800,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,200,40,1000,2000,FPGA_36_1_62,36,1,62,F2A_18801,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,330,40,1000,3000,FPGA_36_1_61,36,1,61,F2A_18802,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,330,40,1000,3000,FPGA_36_1_60,36,1,60,F2A_18803,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,330,40,1000,3000,FPGA_36_1_59,36,1,59,F2A_18804,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,330,40,1000,3000,FPGA_36_1_58,36,1,58,F2A_18805,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_57,36,1,57,F2A_18806,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_56,36,1,56,F2A_18807,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,590,40,1000,5000,FPGA_36_1_55,36,1,55,F2A_18808,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,720,40,1000,6000,FPGA_36_1_54,36,1,54,F2A_18809,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,720,40,1000,6000,FPGA_36_1_53,36,1,53,F2A_18810,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,720,40,1000,6000,FPGA_36_1_52,36,1,52,F2A_18811,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,720,40,1000,6000,FPGA_36_1_51,36,1,51,F2A_18812,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,720,40,1000,6000,FPGA_36_1_50,36,1,50,F2A_18813,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,720,40,1000,6000,FPGA_36_1_49,36,1,49,F2A_18814,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_6,HP_2_5_2N,AB11,720,40,1000,6000,FPGA_36_1_48,36,1,48,F2A_18815,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,720,40,1000,6000,FPGA_36_1_37,36,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,720,40,1000,6000,FPGA_36_1_36,36,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,720,40,1000,6000,FPGA_36_1_35,36,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,720,40,1000,6000,FPGA_36_1_34,36,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,720,40,1000,6000,FPGA_36_1_33,36,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_5,HP_2_4_2P,AA11,720,40,1000,6000,FPGA_36_1_-1,36,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,460,40,1000,4000,FPGA_37_1_23,37,1,23,A2F_18696,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,460,40,1000,4000,FPGA_37_1_22,37,1,22,A2F_18697,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,460,40,1000,4000,FPGA_37_1_21,37,1,21,A2F_18698,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_20,37,1,20,A2F_18699,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_19,37,1,19,A2F_18700,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_18,37,1,18,A2F_18701,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_17,37,1,17,A2F_18702,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_16,37,1,16,A2F_18703,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_15,37,1,15,A2F_18704,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_14,37,1,14,A2F_18705,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_13,37,1,13,A2F_18706,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,980,40,2000,1000,FPGA_37_1_12,37,1,12,A2F_18707,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,980,40,2000,1000,FPGA_37_1_11,37,1,11,A2F_18708,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,980,40,2000,1000,FPGA_37_1_10,37,1,10,A2F_18709,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,70,40,1000,1000,FPGA_37_1_71,37,1,71,F2A_18720,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_70,37,1,70,F2A_18721,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_69,37,1,69,F2A_18722,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_68,37,1,68,F2A_18723,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_67,37,1,67,F2A_18724,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_66,37,1,66,F2A_18725,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_65,37,1,65,F2A_18726,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_64,37,1,64,F2A_18727,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_63,37,1,63,F2A_18728,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,200,40,1000,2000,FPGA_37_1_62,37,1,62,F2A_18729,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,330,40,1000,3000,FPGA_37_1_61,37,1,61,F2A_18730,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,330,40,1000,3000,FPGA_37_1_60,37,1,60,F2A_18731,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,330,40,1000,3000,FPGA_37_1_59,37,1,59,F2A_18732,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,330,40,1000,3000,FPGA_37_1_58,37,1,58,F2A_18733,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_57,37,1,57,F2A_18734,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_56,37,1,56,F2A_18735,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,590,40,1000,5000,FPGA_37_1_55,37,1,55,F2A_18736,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,720,40,1000,6000,FPGA_37_1_54,37,1,54,F2A_18737,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,720,40,1000,6000,FPGA_37_1_53,37,1,53,F2A_18738,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,720,40,1000,6000,FPGA_37_1_52,37,1,52,F2A_18739,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,720,40,1000,6000,FPGA_37_1_51,37,1,51,F2A_18740,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,720,40,1000,6000,FPGA_37_1_50,37,1,50,F2A_18741,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,720,40,1000,6000,FPGA_37_1_49,37,1,49,F2A_18742,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_8,HP_2_7_3N,Y9,720,40,1000,6000,FPGA_37_1_48,37,1,48,F2A_18743,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,720,40,1000,6000,FPGA_37_1_37,37,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,720,40,1000,6000,FPGA_37_1_36,37,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,720,40,1000,6000,FPGA_37_1_35,37,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,720,40,1000,6000,FPGA_37_1_34,37,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,720,40,1000,6000,FPGA_37_1_33,37,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_7,HP_2_6_3P,AA9,720,40,1000,6000,FPGA_37_1_-1,37,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,460,40,1000,4000,FPGA_38_1_23,38,1,23,A2F_18624,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,460,40,1000,4000,FPGA_38_1_22,38,1,22,A2F_18625,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,460,40,1000,4000,FPGA_38_1_21,38,1,21,A2F_18626,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_20,38,1,20,A2F_18627,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_19,38,1,19,A2F_18628,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_18,38,1,18,A2F_18629,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_17,38,1,17,A2F_18630,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_16,38,1,16,A2F_18631,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_15,38,1,15,A2F_18632,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_14,38,1,14,A2F_18633,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_13,38,1,13,A2F_18634,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,980,40,2000,1000,FPGA_38_1_12,38,1,12,A2F_18635,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,980,40,2000,1000,FPGA_38_1_11,38,1,11,A2F_18636,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,980,40,2000,1000,FPGA_38_1_10,38,1,10,A2F_18637,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,70,40,1000,1000,FPGA_38_1_71,38,1,71,F2A_18648,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_70,38,1,70,F2A_18649,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_69,38,1,69,F2A_18650,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_68,38,1,68,F2A_18651,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_67,38,1,67,F2A_18652,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_66,38,1,66,F2A_18653,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_65,38,1,65,F2A_18654,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_64,38,1,64,F2A_18655,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_63,38,1,63,F2A_18656,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,200,40,1000,2000,FPGA_38_1_62,38,1,62,F2A_18657,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,330,40,1000,3000,FPGA_38_1_61,38,1,61,F2A_18658,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,330,40,1000,3000,FPGA_38_1_60,38,1,60,F2A_18659,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,330,40,1000,3000,FPGA_38_1_59,38,1,59,F2A_18660,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,330,40,1000,3000,FPGA_38_1_58,38,1,58,F2A_18661,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_57,38,1,57,F2A_18662,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_56,38,1,56,F2A_18663,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,590,40,1000,5000,FPGA_38_1_55,38,1,55,F2A_18664,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,720,40,1000,6000,FPGA_38_1_54,38,1,54,F2A_18665,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,720,40,1000,6000,FPGA_38_1_53,38,1,53,F2A_18666,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,720,40,1000,6000,FPGA_38_1_52,38,1,52,F2A_18667,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,720,40,1000,6000,FPGA_38_1_51,38,1,51,F2A_18668,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,720,40,1000,6000,FPGA_38_1_50,38,1,50,F2A_18669,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,720,40,1000,6000,FPGA_38_1_49,38,1,49,F2A_18670,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_10,HP_2_9_4N,V9,720,40,1000,6000,FPGA_38_1_48,38,1,48,F2A_18671,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,720,40,1000,6000,FPGA_38_1_37,38,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,720,40,1000,6000,FPGA_38_1_36,38,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,720,40,1000,6000,FPGA_38_1_35,38,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,720,40,1000,6000,FPGA_38_1_34,38,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,720,40,1000,6000,FPGA_38_1_33,38,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_9,HP_2_8_4P,W9,720,40,1000,6000,FPGA_38_1_-1,38,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,460,40,1000,4000,FPGA_39_1_23,39,1,23,A2F_18552,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,460,40,1000,4000,FPGA_39_1_22,39,1,22,A2F_18553,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,460,40,1000,4000,FPGA_39_1_21,39,1,21,A2F_18554,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_20,39,1,20,A2F_18555,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_19,39,1,19,A2F_18556,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_18,39,1,18,A2F_18557,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_17,39,1,17,A2F_18558,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_16,39,1,16,A2F_18559,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_15,39,1,15,A2F_18560,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_14,39,1,14,A2F_18561,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_13,39,1,13,A2F_18562,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,980,40,2000,1000,FPGA_39_1_12,39,1,12,A2F_18563,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,980,40,2000,1000,FPGA_39_1_11,39,1,11,A2F_18564,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,980,40,2000,1000,FPGA_39_1_10,39,1,10,A2F_18565,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,70,40,1000,1000,FPGA_39_1_71,39,1,71,F2A_18576,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_70,39,1,70,F2A_18577,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_69,39,1,69,F2A_18578,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_68,39,1,68,F2A_18579,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_67,39,1,67,F2A_18580,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_66,39,1,66,F2A_18581,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_65,39,1,65,F2A_18582,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_64,39,1,64,F2A_18583,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_63,39,1,63,F2A_18584,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,200,40,1000,2000,FPGA_39_1_62,39,1,62,F2A_18585,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,330,40,1000,3000,FPGA_39_1_61,39,1,61,F2A_18586,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,330,40,1000,3000,FPGA_39_1_60,39,1,60,F2A_18587,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,330,40,1000,3000,FPGA_39_1_59,39,1,59,F2A_18588,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,330,40,1000,3000,FPGA_39_1_58,39,1,58,F2A_18589,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_57,39,1,57,F2A_18590,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_56,39,1,56,F2A_18591,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,590,40,1000,5000,FPGA_39_1_55,39,1,55,F2A_18592,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,720,40,1000,6000,FPGA_39_1_54,39,1,54,F2A_18593,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,720,40,1000,6000,FPGA_39_1_53,39,1,53,F2A_18594,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,720,40,1000,6000,FPGA_39_1_52,39,1,52,F2A_18595,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,720,40,1000,6000,FPGA_39_1_51,39,1,51,F2A_18596,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,720,40,1000,6000,FPGA_39_1_50,39,1,50,F2A_18597,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,720,40,1000,6000,FPGA_39_1_49,39,1,49,F2A_18598,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_12,HP_2_11_5N,V10,720,40,1000,6000,FPGA_39_1_48,39,1,48,F2A_18599,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,720,40,1000,6000,FPGA_39_1_37,39,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,720,40,1000,6000,FPGA_39_1_36,39,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,720,40,1000,6000,FPGA_39_1_35,39,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,720,40,1000,6000,FPGA_39_1_34,39,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,720,40,1000,6000,FPGA_39_1_33,39,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_11,HP_2_10_5P,V11,720,40,1000,6000,FPGA_39_1_-1,39,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,460,40,1000,4000,FPGA_41_1_23,41,1,23,A2F_18408,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,460,40,1000,4000,FPGA_41_1_22,41,1,22,A2F_18409,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,460,40,1000,4000,FPGA_41_1_21,41,1,21,A2F_18410,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_20,41,1,20,A2F_18411,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_19,41,1,19,A2F_18412,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_18,41,1,18,A2F_18413,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_17,41,1,17,A2F_18414,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_16,41,1,16,A2F_18415,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_15,41,1,15,A2F_18416,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_14,41,1,14,A2F_18417,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_13,41,1,13,A2F_18418,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,980,40,2000,1000,FPGA_41_1_12,41,1,12,A2F_18419,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,980,40,2000,1000,FPGA_41_1_11,41,1,11,A2F_18420,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,980,40,2000,1000,FPGA_41_1_10,41,1,10,A2F_18421,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,70,40,1000,1000,FPGA_41_1_71,41,1,71,F2A_18432,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_70,41,1,70,F2A_18433,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_69,41,1,69,F2A_18434,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_68,41,1,68,F2A_18435,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_67,41,1,67,F2A_18436,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_66,41,1,66,F2A_18437,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_65,41,1,65,F2A_18438,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_64,41,1,64,F2A_18439,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_63,41,1,63,F2A_18440,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,200,40,1000,2000,FPGA_41_1_62,41,1,62,F2A_18441,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,330,40,1000,3000,FPGA_41_1_61,41,1,61,F2A_18442,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,330,40,1000,3000,FPGA_41_1_60,41,1,60,F2A_18443,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,330,40,1000,3000,FPGA_41_1_59,41,1,59,F2A_18444,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,330,40,1000,3000,FPGA_41_1_58,41,1,58,F2A_18445,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_57,41,1,57,F2A_18446,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_56,41,1,56,F2A_18447,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,590,40,1000,5000,FPGA_41_1_55,41,1,55,F2A_18448,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,720,40,1000,6000,FPGA_41_1_54,41,1,54,F2A_18449,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,720,40,1000,6000,FPGA_41_1_53,41,1,53,F2A_18450,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,720,40,1000,6000,FPGA_41_1_52,41,1,52,F2A_18451,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,720,40,1000,6000,FPGA_41_1_51,41,1,51,F2A_18452,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,720,40,1000,6000,FPGA_41_1_50,41,1,50,F2A_18453,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,720,40,1000,6000,FPGA_41_1_49,41,1,49,F2A_18454,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_14,HP_2_13_6N,Y8,720,40,1000,6000,FPGA_41_1_48,41,1,48,F2A_18455,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,720,40,1000,6000,FPGA_41_1_37,41,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,720,40,1000,6000,FPGA_41_1_36,41,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,720,40,1000,6000,FPGA_41_1_35,41,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,720,40,1000,6000,FPGA_41_1_34,41,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,720,40,1000,6000,FPGA_41_1_33,41,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_13,HP_2_12_6P,Y7,720,40,1000,6000,FPGA_41_1_-1,41,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,460,40,1000,4000,FPGA_42_1_23,42,1,23,A2F_18336,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,460,40,1000,4000,FPGA_42_1_22,42,1,22,A2F_18337,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,460,40,1000,4000,FPGA_42_1_21,42,1,21,A2F_18338,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_20,42,1,20,A2F_18339,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_19,42,1,19,A2F_18340,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_18,42,1,18,A2F_18341,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_17,42,1,17,A2F_18342,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_16,42,1,16,A2F_18343,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_15,42,1,15,A2F_18344,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_14,42,1,14,A2F_18345,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_13,42,1,13,A2F_18346,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,980,40,2000,1000,FPGA_42_1_12,42,1,12,A2F_18347,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,980,40,2000,1000,FPGA_42_1_11,42,1,11,A2F_18348,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,980,40,2000,1000,FPGA_42_1_10,42,1,10,A2F_18349,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,70,40,1000,1000,FPGA_42_1_71,42,1,71,F2A_18360,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_70,42,1,70,F2A_18361,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_69,42,1,69,F2A_18362,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_68,42,1,68,F2A_18363,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_67,42,1,67,F2A_18364,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_66,42,1,66,F2A_18365,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_65,42,1,65,F2A_18366,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_64,42,1,64,F2A_18367,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_63,42,1,63,F2A_18368,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,200,40,1000,2000,FPGA_42_1_62,42,1,62,F2A_18369,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,330,40,1000,3000,FPGA_42_1_61,42,1,61,F2A_18370,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,330,40,1000,3000,FPGA_42_1_60,42,1,60,F2A_18371,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,330,40,1000,3000,FPGA_42_1_59,42,1,59,F2A_18372,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,330,40,1000,3000,FPGA_42_1_58,42,1,58,F2A_18373,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_57,42,1,57,F2A_18374,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_56,42,1,56,F2A_18375,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,590,40,1000,5000,FPGA_42_1_55,42,1,55,F2A_18376,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,720,40,1000,6000,FPGA_42_1_54,42,1,54,F2A_18377,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,720,40,1000,6000,FPGA_42_1_53,42,1,53,F2A_18378,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,720,40,1000,6000,FPGA_42_1_52,42,1,52,F2A_18379,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,720,40,1000,6000,FPGA_42_1_51,42,1,51,F2A_18380,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,720,40,1000,6000,FPGA_42_1_50,42,1,50,F2A_18381,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,720,40,1000,6000,FPGA_42_1_49,42,1,49,F2A_18382,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_16,HP_2_15_7N,AB6,720,40,1000,6000,FPGA_42_1_48,42,1,48,F2A_18383,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,720,40,1000,6000,FPGA_42_1_37,42,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,720,40,1000,6000,FPGA_42_1_36,42,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,720,40,1000,6000,FPGA_42_1_35,42,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,720,40,1000,6000,FPGA_42_1_34,42,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,720,40,1000,6000,FPGA_42_1_33,42,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_15,HP_2_14_7P,AB5,720,40,1000,6000,FPGA_42_1_-1,42,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,460,40,1000,4000,FPGA_43_1_23,43,1,23,A2F_18264,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,460,40,1000,4000,FPGA_43_1_22,43,1,22,A2F_18265,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,460,40,1000,4000,FPGA_43_1_21,43,1,21,A2F_18266,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_20,43,1,20,A2F_18267,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_19,43,1,19,A2F_18268,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_18,43,1,18,A2F_18269,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_17,43,1,17,A2F_18270,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_16,43,1,16,A2F_18271,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_15,43,1,15,A2F_18272,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_14,43,1,14,A2F_18273,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_13,43,1,13,A2F_18274,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,980,40,2000,1000,FPGA_43_1_12,43,1,12,A2F_18275,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,980,40,2000,1000,FPGA_43_1_11,43,1,11,A2F_18276,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,980,40,2000,1000,FPGA_43_1_10,43,1,10,A2F_18277,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,70,40,1000,1000,FPGA_43_1_71,43,1,71,F2A_18288,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_70,43,1,70,F2A_18289,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_69,43,1,69,F2A_18290,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_68,43,1,68,F2A_18291,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_67,43,1,67,F2A_18292,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_66,43,1,66,F2A_18293,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_65,43,1,65,F2A_18294,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_64,43,1,64,F2A_18295,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_63,43,1,63,F2A_18296,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,200,40,1000,2000,FPGA_43_1_62,43,1,62,F2A_18297,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,330,40,1000,3000,FPGA_43_1_61,43,1,61,F2A_18298,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,330,40,1000,3000,FPGA_43_1_60,43,1,60,F2A_18299,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,330,40,1000,3000,FPGA_43_1_59,43,1,59,F2A_18300,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,330,40,1000,3000,FPGA_43_1_58,43,1,58,F2A_18301,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_57,43,1,57,F2A_18302,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_56,43,1,56,F2A_18303,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,590,40,1000,5000,FPGA_43_1_55,43,1,55,F2A_18304,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,720,40,1000,6000,FPGA_43_1_54,43,1,54,F2A_18305,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,720,40,1000,6000,FPGA_43_1_53,43,1,53,F2A_18306,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,720,40,1000,6000,FPGA_43_1_52,43,1,52,F2A_18307,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,720,40,1000,6000,FPGA_43_1_51,43,1,51,F2A_18308,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,720,40,1000,6000,FPGA_43_1_50,43,1,50,F2A_18309,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,720,40,1000,6000,FPGA_43_1_49,43,1,49,F2A_18310,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_18,HP_2_17_8N,AA4,720,40,1000,6000,FPGA_43_1_48,43,1,48,F2A_18311,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,720,40,1000,6000,FPGA_43_1_37,43,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,720,40,1000,6000,FPGA_43_1_36,43,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,720,40,1000,6000,FPGA_43_1_35,43,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,720,40,1000,6000,FPGA_43_1_34,43,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,720,40,1000,6000,FPGA_43_1_33,43,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_17,HP_2_16_8P,Y4,720,40,1000,6000,FPGA_43_1_-1,43,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,460,40,1000,4000,FPGA_44_1_23,44,1,23,A2F_18192,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,460,40,1000,4000,FPGA_44_1_22,44,1,22,A2F_18193,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,460,40,1000,4000,FPGA_44_1_21,44,1,21,A2F_18194,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_20,44,1,20,A2F_18195,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_19,44,1,19,A2F_18196,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_18,44,1,18,A2F_18197,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_17,44,1,17,A2F_18198,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_16,44,1,16,A2F_18199,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_15,44,1,15,A2F_18200,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_14,44,1,14,A2F_18201,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_13,44,1,13,A2F_18202,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,980,40,2000,1000,FPGA_44_1_12,44,1,12,A2F_18203,g2f_rx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,980,40,2000,1000,FPGA_44_1_11,44,1,11,A2F_18204,g2f_rx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,980,40,2000,1000,FPGA_44_1_10,44,1,10,A2F_18205,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,70,40,1000,1000,FPGA_44_1_71,44,1,71,F2A_18216,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_70,44,1,70,F2A_18217,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_69,44,1,69,F2A_18218,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_68,44,1,68,F2A_18219,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_67,44,1,67,F2A_18220,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_66,44,1,66,F2A_18221,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_65,44,1,65,F2A_18222,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_64,44,1,64,F2A_18223,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_63,44,1,63,F2A_18224,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,200,40,1000,2000,FPGA_44_1_62,44,1,62,F2A_18225,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,330,40,1000,3000,FPGA_44_1_61,44,1,61,F2A_18226,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,330,40,1000,3000,FPGA_44_1_60,44,1,60,F2A_18227,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,330,40,1000,3000,FPGA_44_1_59,44,1,59,F2A_18228,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,330,40,1000,3000,FPGA_44_1_58,44,1,58,F2A_18229,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_57,44,1,57,F2A_18230,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_56,44,1,56,F2A_18231,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,590,40,1000,5000,FPGA_44_1_55,44,1,55,F2A_18232,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,720,40,1000,6000,FPGA_44_1_54,44,1,54,F2A_18233,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,720,40,1000,6000,FPGA_44_1_53,44,1,53,F2A_18234,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,720,40,1000,6000,FPGA_44_1_52,44,1,52,F2A_18235,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,720,40,1000,6000,FPGA_44_1_51,44,1,51,F2A_18236,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,720,40,1000,6000,FPGA_44_1_50,44,1,50,F2A_18237,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,720,40,1000,6000,FPGA_44_1_49,44,1,49,F2A_18238,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_20,HP_2_CC_19_9N,AA5,720,40,1000,6000,FPGA_44_1_48,44,1,48,F2A_18239,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,720,40,1000,6000,FPGA_44_1_37,44,1,37,F2A_0,f2g_trx_hs_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,720,40,1000,6000,FPGA_44_1_36,44,1,36,F2A_1,f2g_trx_lp_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,720,40,1000,6000,FPGA_44_1_35,44,1,35,F2A_2,f2g_tx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,720,40,1000,6000,FPGA_44_1_34,44,1,34,F2A_3,f2g_tx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,720,40,1000,6000,FPGA_44_1_33,44,1,33,F2A_4,f2g_rx_term_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_19,HP_2_CC_18_9P,AA6,720,40,1000,6000,FPGA_44_1_-1,44,1,-1,F2A_5,f2g_trx_core_clk,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_45_1_23,45,1,23,A2F_18120,g2f_trx_dly_tap[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_45_1_22,45,1,22,A2F_18121,g2f_trx_dly_tap[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_45_1_21,45,1,21,A2F_18122,g2f_trx_dly_tap[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_45_1_20,45,1,20,A2F_18123,g2f_trx_dly_tap[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_45_1_19,45,1,19,A2F_18124,g2f_trx_dly_tap[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_45_1_18,45,1,18,A2F_18125,g2f_trx_dly_tap[5],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_45_1_17,45,1,17,A2F_18126,g2f_rx_dpa_lock,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_45_1_16,45,1,16,A2F_18127,g2f_rx_dpa_error,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_45_1_15,45,1,15,A2F_18128,g2f_rx_dpa_phase[0],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_45_1_14,45,1,14,A2F_18129,g2f_rx_dpa_phase[1],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_45_1_13,45,1,13,A2F_18130,g2f_rx_dpa_phase[2],,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_71,45,1,71,F2A_18144,f2g_addr[0],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_70,45,1,70,F2A_18145,f2g_addr[1],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_69,45,1,69,F2A_18146,f2g_addr[2],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_68,45,1,68,F2A_18147,f2g_addr[3],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_67,45,1,67,F2A_18148,f2g_addr[4],,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_66,45,1,66,F2A_18149,f2g_trx_dly_ld,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_65,45,1,65,F2A_18150,f2g_trx_dly_adj,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_64,45,1,64,F2A_18151,f2g_trx_dly_inc,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_45_1_63,45,1,63,F2A_18152,f2g_rx_bitslip_adj,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_46_1_23,46,1,23,A2F_18048,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_46_1_22,46,1,22,A2F_18049,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,460,40,1000,4000,FPGA_46_1_21,46,1,21,A2F_18050,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_20,46,1,20,A2F_18051,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_19,46,1,19,A2F_18052,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_18,46,1,18,A2F_18053,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_17,46,1,17,A2F_18054,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_16,46,1,16,A2F_18055,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_15,46,1,15,A2F_18056,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_14,46,1,14,A2F_18057,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_13,46,1,13,A2F_18058,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,980,40,2000,1000,FPGA_46_1_12,46,1,12,A2F_18059,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,980,40,2000,1000,FPGA_46_1_11,46,1,11,A2F_18060,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,980,40,2000,1000,FPGA_46_1_10,46,1,10,A2F_18061,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,70,40,1000,1000,FPGA_46_1_71,46,1,71,F2A_18072,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_70,46,1,70,F2A_18073,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_69,46,1,69,F2A_18074,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_68,46,1,68,F2A_18075,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_67,46,1,67,F2A_18076,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_66,46,1,66,F2A_18077,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_65,46,1,65,F2A_18078,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_64,46,1,64,F2A_18079,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_63,46,1,63,F2A_18080,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,200,40,1000,2000,FPGA_46_1_62,46,1,62,F2A_18081,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_46_1_61,46,1,61,F2A_18082,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_46_1_60,46,1,60,F2A_18083,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_46_1_59,46,1,59,F2A_18084,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,330,40,1000,3000,FPGA_46_1_58,46,1,58,F2A_18085,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_57,46,1,57,F2A_18086,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_56,46,1,56,F2A_18087,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,590,40,1000,5000,FPGA_46_1_55,46,1,55,F2A_18088,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,720,40,1000,6000,FPGA_46_1_54,46,1,54,F2A_18089,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,720,40,1000,6000,FPGA_46_1_53,46,1,53,F2A_18090,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,720,40,1000,6000,FPGA_46_1_52,46,1,52,F2A_18091,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,720,40,1000,6000,FPGA_46_1_51,46,1,51,F2A_18092,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,720,40,1000,6000,FPGA_46_1_50,46,1,50,F2A_18093,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,720,40,1000,6000,FPGA_46_1_49,46,1,49,F2A_18094,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_22,HP_2_21_10N,Y6,720,40,1000,6000,FPGA_46_1_48,46,1,48,F2A_18095,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,720,40,1000,6000,FPGA_46_1_37,46,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,720,40,1000,6000,FPGA_46_1_36,46,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,720,40,1000,6000,FPGA_46_1_35,46,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,720,40,1000,6000,FPGA_46_1_34,46,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,720,40,1000,6000,FPGA_46_1_33,46,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_21,HP_2_20_10P,Y5,720,40,1000,6000,FPGA_46_1_-1,46,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,460,40,1000,4000,FPGA_48_1_23,48,1,23,A2F_17904,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,460,40,1000,4000,FPGA_48_1_22,48,1,22,A2F_17905,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,460,40,1000,4000,FPGA_48_1_21,48,1,21,A2F_17906,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_20,48,1,20,A2F_17907,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_19,48,1,19,A2F_17908,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_18,48,1,18,A2F_17909,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_17,48,1,17,A2F_17910,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_16,48,1,16,A2F_17911,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_15,48,1,15,A2F_17912,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_14,48,1,14,A2F_17913,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_13,48,1,13,A2F_17914,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,980,40,2000,1000,FPGA_48_1_12,48,1,12,A2F_17915,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,980,40,2000,1000,FPGA_48_1_11,48,1,11,A2F_17916,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,980,40,2000,1000,FPGA_48_1_10,48,1,10,A2F_17917,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,70,40,1000,1000,FPGA_48_1_71,48,1,71,F2A_17928,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_70,48,1,70,F2A_17929,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_69,48,1,69,F2A_17930,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_68,48,1,68,F2A_17931,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_67,48,1,67,F2A_17932,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_66,48,1,66,F2A_17933,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_65,48,1,65,F2A_17934,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_64,48,1,64,F2A_17935,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_63,48,1,63,F2A_17936,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,200,40,1000,2000,FPGA_48_1_62,48,1,62,F2A_17937,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,330,40,1000,3000,FPGA_48_1_61,48,1,61,F2A_17938,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,330,40,1000,3000,FPGA_48_1_60,48,1,60,F2A_17939,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,330,40,1000,3000,FPGA_48_1_59,48,1,59,F2A_17940,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,330,40,1000,3000,FPGA_48_1_58,48,1,58,F2A_17941,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_57,48,1,57,F2A_17942,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_56,48,1,56,F2A_17943,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,590,40,1000,5000,FPGA_48_1_55,48,1,55,F2A_17944,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,720,40,1000,6000,FPGA_48_1_54,48,1,54,F2A_17945,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,720,40,1000,6000,FPGA_48_1_53,48,1,53,F2A_17946,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,720,40,1000,6000,FPGA_48_1_52,48,1,52,F2A_17947,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,720,40,1000,6000,FPGA_48_1_51,48,1,51,F2A_17948,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,720,40,1000,6000,FPGA_48_1_50,48,1,50,F2A_17949,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,720,40,1000,6000,FPGA_48_1_49,48,1,49,F2A_17950,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_24,HP_2_23_11N,AB9,720,40,1000,6000,FPGA_48_1_48,48,1,48,F2A_17951,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,720,40,1000,6000,FPGA_48_1_37,48,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,720,40,1000,6000,FPGA_48_1_36,48,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,720,40,1000,6000,FPGA_48_1_35,48,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,720,40,1000,6000,FPGA_48_1_34,48,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,720,40,1000,6000,FPGA_48_1_33,48,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_23,HP_2_22_11P,AB8,720,40,1000,6000,FPGA_48_1_-1,48,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,460,40,1000,4000,FPGA_49_1_23,49,1,23,A2F_17832,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,460,40,1000,4000,FPGA_49_1_22,49,1,22,A2F_17833,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,460,40,1000,4000,FPGA_49_1_21,49,1,21,A2F_17834,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_20,49,1,20,A2F_17835,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_19,49,1,19,A2F_17836,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_18,49,1,18,A2F_17837,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_17,49,1,17,A2F_17838,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_16,49,1,16,A2F_17839,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_15,49,1,15,A2F_17840,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_14,49,1,14,A2F_17841,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_13,49,1,13,A2F_17842,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,980,40,2000,1000,FPGA_49_1_12,49,1,12,A2F_17843,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,980,40,2000,1000,FPGA_49_1_11,49,1,11,A2F_17844,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,980,40,2000,1000,FPGA_49_1_10,49,1,10,A2F_17845,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,70,40,1000,1000,FPGA_49_1_71,49,1,71,F2A_17856,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_70,49,1,70,F2A_17857,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_69,49,1,69,F2A_17858,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_68,49,1,68,F2A_17859,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_67,49,1,67,F2A_17860,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_66,49,1,66,F2A_17861,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_65,49,1,65,F2A_17862,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_64,49,1,64,F2A_17863,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_63,49,1,63,F2A_17864,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,200,40,1000,2000,FPGA_49_1_62,49,1,62,F2A_17865,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,330,40,1000,3000,FPGA_49_1_61,49,1,61,F2A_17866,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,330,40,1000,3000,FPGA_49_1_60,49,1,60,F2A_17867,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,330,40,1000,3000,FPGA_49_1_59,49,1,59,F2A_17868,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,330,40,1000,3000,FPGA_49_1_58,49,1,58,F2A_17869,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_57,49,1,57,F2A_17870,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_56,49,1,56,F2A_17871,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,590,40,1000,5000,FPGA_49_1_55,49,1,55,F2A_17872,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,720,40,1000,6000,FPGA_49_1_54,49,1,54,F2A_17873,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,720,40,1000,6000,FPGA_49_1_53,49,1,53,F2A_17874,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,720,40,1000,6000,FPGA_49_1_52,49,1,52,F2A_17875,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,720,40,1000,6000,FPGA_49_1_51,49,1,51,F2A_17876,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,720,40,1000,6000,FPGA_49_1_50,49,1,50,F2A_17877,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,720,40,1000,6000,FPGA_49_1_49,49,1,49,F2A_17878,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_26,HP_2_25_12N,W6,720,40,1000,6000,FPGA_49_1_48,49,1,48,F2A_17879,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,720,40,1000,6000,FPGA_49_1_37,49,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,720,40,1000,6000,FPGA_49_1_36,49,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,720,40,1000,6000,FPGA_49_1_35,49,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,720,40,1000,6000,FPGA_49_1_34,49,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,720,40,1000,6000,FPGA_49_1_33,49,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_25,HP_2_24_12P,W7,720,40,1000,6000,FPGA_49_1_-1,49,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,460,40,1000,4000,FPGA_50_1_23,50,1,23,A2F_17760,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,460,40,1000,4000,FPGA_50_1_22,50,1,22,A2F_17761,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,460,40,1000,4000,FPGA_50_1_21,50,1,21,A2F_17762,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_20,50,1,20,A2F_17763,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_19,50,1,19,A2F_17764,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_18,50,1,18,A2F_17765,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_17,50,1,17,A2F_17766,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_16,50,1,16,A2F_17767,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_15,50,1,15,A2F_17768,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_14,50,1,14,A2F_17769,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_13,50,1,13,A2F_17770,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,980,40,2000,1000,FPGA_50_1_12,50,1,12,A2F_17771,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,980,40,2000,1000,FPGA_50_1_11,50,1,11,A2F_17772,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,980,40,2000,1000,FPGA_50_1_10,50,1,10,A2F_17773,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,70,40,1000,1000,FPGA_50_1_71,50,1,71,F2A_17784,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_70,50,1,70,F2A_17785,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_69,50,1,69,F2A_17786,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_68,50,1,68,F2A_17787,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_67,50,1,67,F2A_17788,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_66,50,1,66,F2A_17789,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_65,50,1,65,F2A_17790,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_64,50,1,64,F2A_17791,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_63,50,1,63,F2A_17792,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,200,40,1000,2000,FPGA_50_1_62,50,1,62,F2A_17793,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,330,40,1000,3000,FPGA_50_1_61,50,1,61,F2A_17794,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,330,40,1000,3000,FPGA_50_1_60,50,1,60,F2A_17795,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,330,40,1000,3000,FPGA_50_1_59,50,1,59,F2A_17796,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,330,40,1000,3000,FPGA_50_1_58,50,1,58,F2A_17797,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_57,50,1,57,F2A_17798,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_56,50,1,56,F2A_17799,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,590,40,1000,5000,FPGA_50_1_55,50,1,55,F2A_17800,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,720,40,1000,6000,FPGA_50_1_54,50,1,54,F2A_17801,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,720,40,1000,6000,FPGA_50_1_53,50,1,53,F2A_17802,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,720,40,1000,6000,FPGA_50_1_52,50,1,52,F2A_17803,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,720,40,1000,6000,FPGA_50_1_51,50,1,51,F2A_17804,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,720,40,1000,6000,FPGA_50_1_50,50,1,50,F2A_17805,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,720,40,1000,6000,FPGA_50_1_49,50,1,49,F2A_17806,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_28,HP_2_27_13N,W8,720,40,1000,6000,FPGA_50_1_48,50,1,48,F2A_17807,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,720,40,1000,6000,FPGA_50_1_37,50,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,720,40,1000,6000,FPGA_50_1_36,50,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,720,40,1000,6000,FPGA_50_1_35,50,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,720,40,1000,6000,FPGA_50_1_34,50,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,720,40,1000,6000,FPGA_50_1_33,50,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_27,HP_2_26_13P,V8,720,40,1000,6000,FPGA_50_1_-1,50,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,460,40,1000,4000,FPGA_51_1_23,51,1,23,A2F_17688,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,460,40,1000,4000,FPGA_51_1_22,51,1,22,A2F_17689,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,460,40,1000,4000,FPGA_51_1_21,51,1,21,A2F_17690,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_20,51,1,20,A2F_17691,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_19,51,1,19,A2F_17692,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_18,51,1,18,A2F_17693,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_17,51,1,17,A2F_17694,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_16,51,1,16,A2F_17695,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_15,51,1,15,A2F_17696,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_14,51,1,14,A2F_17697,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_13,51,1,13,A2F_17698,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,980,40,2000,1000,FPGA_51_1_12,51,1,12,A2F_17699,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,980,40,2000,1000,FPGA_51_1_11,51,1,11,A2F_17700,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,980,40,2000,1000,FPGA_51_1_10,51,1,10,A2F_17701,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,70,40,1000,1000,FPGA_51_1_71,51,1,71,F2A_17712,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_70,51,1,70,F2A_17713,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_69,51,1,69,F2A_17714,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_68,51,1,68,F2A_17715,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_67,51,1,67,F2A_17716,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_66,51,1,66,F2A_17717,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_65,51,1,65,F2A_17718,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_64,51,1,64,F2A_17719,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_63,51,1,63,F2A_17720,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,200,40,1000,2000,FPGA_51_1_62,51,1,62,F2A_17721,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,330,40,1000,3000,FPGA_51_1_61,51,1,61,F2A_17722,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,330,40,1000,3000,FPGA_51_1_60,51,1,60,F2A_17723,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,330,40,1000,3000,FPGA_51_1_59,51,1,59,F2A_17724,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,330,40,1000,3000,FPGA_51_1_58,51,1,58,F2A_17725,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_57,51,1,57,F2A_17726,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_56,51,1,56,F2A_17727,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,590,40,1000,5000,FPGA_51_1_55,51,1,55,F2A_17728,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,720,40,1000,6000,FPGA_51_1_54,51,1,54,F2A_17729,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,720,40,1000,6000,FPGA_51_1_53,51,1,53,F2A_17730,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,720,40,1000,6000,FPGA_51_1_52,51,1,52,F2A_17731,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,720,40,1000,6000,FPGA_51_1_51,51,1,51,F2A_17732,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,720,40,1000,6000,FPGA_51_1_50,51,1,50,F2A_17733,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,720,40,1000,6000,FPGA_51_1_49,51,1,49,F2A_17734,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_30,HP_2_29_14N,Y2,720,40,1000,6000,FPGA_51_1_48,51,1,48,F2A_17735,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,720,40,1000,6000,FPGA_51_1_37,51,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,720,40,1000,6000,FPGA_51_1_36,51,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,720,40,1000,6000,FPGA_51_1_35,51,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,720,40,1000,6000,FPGA_51_1_34,51,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,720,40,1000,6000,FPGA_51_1_33,51,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_29,HP_2_28_14P,Y3,720,40,1000,6000,FPGA_51_1_-1,51,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,460,40,1000,4000,FPGA_53_1_23,53,1,23,A2F_17544,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,460,40,1000,4000,FPGA_53_1_22,53,1,22,A2F_17545,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,460,40,1000,4000,FPGA_53_1_21,53,1,21,A2F_17546,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_20,53,1,20,A2F_17547,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_19,53,1,19,A2F_17548,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_18,53,1,18,A2F_17549,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_17,53,1,17,A2F_17550,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_16,53,1,16,A2F_17551,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_15,53,1,15,A2F_17552,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_14,53,1,14,A2F_17553,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_13,53,1,13,A2F_17554,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,980,40,2000,1000,FPGA_53_1_12,53,1,12,A2F_17555,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,980,40,2000,1000,FPGA_53_1_11,53,1,11,A2F_17556,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,980,40,2000,1000,FPGA_53_1_10,53,1,10,A2F_17557,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,70,40,1000,1000,FPGA_53_1_71,53,1,71,F2A_17568,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_70,53,1,70,F2A_17569,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_69,53,1,69,F2A_17570,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_68,53,1,68,F2A_17571,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_67,53,1,67,F2A_17572,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_66,53,1,66,F2A_17573,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_65,53,1,65,F2A_17574,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_64,53,1,64,F2A_17575,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_63,53,1,63,F2A_17576,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,200,40,1000,2000,FPGA_53_1_62,53,1,62,F2A_17577,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,330,40,1000,3000,FPGA_53_1_61,53,1,61,F2A_17578,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,330,40,1000,3000,FPGA_53_1_60,53,1,60,F2A_17579,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,330,40,1000,3000,FPGA_53_1_59,53,1,59,F2A_17580,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,330,40,1000,3000,FPGA_53_1_58,53,1,58,F2A_17581,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_57,53,1,57,F2A_17582,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_56,53,1,56,F2A_17583,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,590,40,1000,5000,FPGA_53_1_55,53,1,55,F2A_17584,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,720,40,1000,6000,FPGA_53_1_54,53,1,54,F2A_17585,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,720,40,1000,6000,FPGA_53_1_53,53,1,53,F2A_17586,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,720,40,1000,6000,FPGA_53_1_52,53,1,52,F2A_17587,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,720,40,1000,6000,FPGA_53_1_51,53,1,51,F2A_17588,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,720,40,1000,6000,FPGA_53_1_50,53,1,50,F2A_17589,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,720,40,1000,6000,FPGA_53_1_49,53,1,49,F2A_17590,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_32,HP_2_31_15N,AB3,720,40,1000,6000,FPGA_53_1_48,53,1,48,F2A_17591,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,720,40,1000,6000,FPGA_53_1_37,53,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,720,40,1000,6000,FPGA_53_1_36,53,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,720,40,1000,6000,FPGA_53_1_35,53,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,720,40,1000,6000,FPGA_53_1_34,53,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,720,40,1000,6000,FPGA_53_1_33,53,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_31,HP_2_30_15P,AB2,720,40,1000,6000,FPGA_53_1_-1,53,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,460,40,1000,4000,FPGA_54_1_23,54,1,23,A2F_17472,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,460,40,1000,4000,FPGA_54_1_22,54,1,22,A2F_17473,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,460,40,1000,4000,FPGA_54_1_21,54,1,21,A2F_17474,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_20,54,1,20,A2F_17475,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_19,54,1,19,A2F_17476,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_18,54,1,18,A2F_17477,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_17,54,1,17,A2F_17478,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_16,54,1,16,A2F_17479,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_15,54,1,15,A2F_17480,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_14,54,1,14,A2F_17481,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_13,54,1,13,A2F_17482,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,980,40,2000,1000,FPGA_54_1_12,54,1,12,A2F_17483,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,980,40,2000,1000,FPGA_54_1_11,54,1,11,A2F_17484,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,980,40,2000,1000,FPGA_54_1_10,54,1,10,A2F_17485,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,70,40,1000,1000,FPGA_54_1_71,54,1,71,F2A_17496,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_70,54,1,70,F2A_17497,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_69,54,1,69,F2A_17498,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_68,54,1,68,F2A_17499,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_67,54,1,67,F2A_17500,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_66,54,1,66,F2A_17501,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_65,54,1,65,F2A_17502,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_64,54,1,64,F2A_17503,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_63,54,1,63,F2A_17504,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,200,40,1000,2000,FPGA_54_1_62,54,1,62,F2A_17505,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,330,40,1000,3000,FPGA_54_1_61,54,1,61,F2A_17506,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,330,40,1000,3000,FPGA_54_1_60,54,1,60,F2A_17507,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,330,40,1000,3000,FPGA_54_1_59,54,1,59,F2A_17508,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,330,40,1000,3000,FPGA_54_1_58,54,1,58,F2A_17509,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_57,54,1,57,F2A_17510,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_56,54,1,56,F2A_17511,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,590,40,1000,5000,FPGA_54_1_55,54,1,55,F2A_17512,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,720,40,1000,6000,FPGA_54_1_54,54,1,54,F2A_17513,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,720,40,1000,6000,FPGA_54_1_53,54,1,53,F2A_17514,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,720,40,1000,6000,FPGA_54_1_52,54,1,52,F2A_17515,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,720,40,1000,6000,FPGA_54_1_51,54,1,51,F2A_17516,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,720,40,1000,6000,FPGA_54_1_50,54,1,50,F2A_17517,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,720,40,1000,6000,FPGA_54_1_49,54,1,49,F2A_17518,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_34,HP_2_33_16N,W3,720,40,1000,6000,FPGA_54_1_48,54,1,48,F2A_17519,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,720,40,1000,6000,FPGA_54_1_37,54,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,720,40,1000,6000,FPGA_54_1_36,54,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,720,40,1000,6000,FPGA_54_1_35,54,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,720,40,1000,6000,FPGA_54_1_34,54,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,720,40,1000,6000,FPGA_54_1_33,54,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_33,HP_2_32_16P,W2,720,40,1000,6000,FPGA_54_1_-1,54,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,460,40,1000,4000,FPGA_55_1_23,55,1,23,A2F_17400,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,460,40,1000,4000,FPGA_55_1_22,55,1,22,A2F_17401,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,460,40,1000,4000,FPGA_55_1_21,55,1,21,A2F_17402,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_20,55,1,20,A2F_17403,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_19,55,1,19,A2F_17404,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_18,55,1,18,A2F_17405,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_17,55,1,17,A2F_17406,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_16,55,1,16,A2F_17407,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_15,55,1,15,A2F_17408,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_14,55,1,14,A2F_17409,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_13,55,1,13,A2F_17410,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,980,40,2000,1000,FPGA_55_1_12,55,1,12,A2F_17411,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,980,40,2000,1000,FPGA_55_1_11,55,1,11,A2F_17412,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,980,40,2000,1000,FPGA_55_1_10,55,1,10,A2F_17413,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,70,40,1000,1000,FPGA_55_1_71,55,1,71,F2A_17424,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_70,55,1,70,F2A_17425,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_69,55,1,69,F2A_17426,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_68,55,1,68,F2A_17427,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_67,55,1,67,F2A_17428,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_66,55,1,66,F2A_17429,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_65,55,1,65,F2A_17430,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_64,55,1,64,F2A_17431,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_63,55,1,63,F2A_17432,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,200,40,1000,2000,FPGA_55_1_62,55,1,62,F2A_17433,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,330,40,1000,3000,FPGA_55_1_61,55,1,61,F2A_17434,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,330,40,1000,3000,FPGA_55_1_60,55,1,60,F2A_17435,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,330,40,1000,3000,FPGA_55_1_59,55,1,59,F2A_17436,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,330,40,1000,3000,FPGA_55_1_58,55,1,58,F2A_17437,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_57,55,1,57,F2A_17438,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_56,55,1,56,F2A_17439,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,590,40,1000,5000,FPGA_55_1_55,55,1,55,F2A_17440,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,720,40,1000,6000,FPGA_55_1_54,55,1,54,F2A_17441,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,720,40,1000,6000,FPGA_55_1_53,55,1,53,F2A_17442,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,720,40,1000,6000,FPGA_55_1_52,55,1,52,F2A_17443,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,720,40,1000,6000,FPGA_55_1_51,55,1,51,F2A_17444,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,720,40,1000,6000,FPGA_55_1_50,55,1,50,F2A_17445,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,720,40,1000,6000,FPGA_55_1_49,55,1,49,F2A_17446,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_36,HP_2_35_17N,V6,720,40,1000,6000,FPGA_55_1_48,55,1,48,F2A_17447,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,720,40,1000,6000,FPGA_55_1_37,55,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,720,40,1000,6000,FPGA_55_1_36,55,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,720,40,1000,6000,FPGA_55_1_35,55,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,720,40,1000,6000,FPGA_55_1_34,55,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,720,40,1000,6000,FPGA_55_1_33,55,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_35,HP_2_34_17P,V7,720,40,1000,6000,FPGA_55_1_-1,55,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,460,40,1000,4000,FPGA_56_1_23,56,1,23,A2F_17328,g2f_rx_dvalid_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,460,40,1000,4000,FPGA_56_1_22,56,1,22,A2F_17329,g2f_rx_in[0]_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,460,40,1000,4000,FPGA_56_1_21,56,1,21,A2F_17330,g2f_rx_in[1]_A,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_20,56,1,20,A2F_17331,g2f_rx_in[2]_A,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_19,56,1,19,A2F_17332,g2f_rx_in[3]_A,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_18,56,1,18,A2F_17333,g2f_rx_in[4]_A,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_17,56,1,17,A2F_17334,g2f_rx_in[5]_A,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_16,56,1,16,A2F_17335,g2f_rx_in[6]_A,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_15,56,1,15,A2F_17336,g2f_rx_in[7]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_14,56,1,14,A2F_17337,g2f_rx_in[8]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_13,56,1,13,A2F_17338,g2f_rx_in[9]_A,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,980,40,2000,1000,FPGA_56_1_12,56,1,12,A2F_17339,g2f_rx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,980,40,2000,1000,FPGA_56_1_11,56,1,11,A2F_17340,g2f_rx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,980,40,2000,1000,FPGA_56_1_10,56,1,10,A2F_17341,g2f_rx_dvalid_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,70,40,1000,1000,FPGA_56_1_71,56,1,71,F2A_17352,f2g_rx_sfifo_reset_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_70,56,1,70,F2A_17353,f2g_rx_dpa_restart_A,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_69,56,1,69,F2A_17354,f2g_trx_reset_n_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_68,56,1,68,F2A_17355,f2g_in_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_67,56,1,67,F2A_17356,f2g_tx_oe_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_66,56,1,66,F2A_17357,f2g_tx_dvalid_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_65,56,1,65,F2A_17358,f2g_tx_out[0]_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_64,56,1,64,F2A_17359,f2g_tx_out[1]_A,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_63,56,1,63,F2A_17360,f2g_tx_out[2]_A,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,200,40,1000,2000,FPGA_56_1_62,56,1,62,F2A_17361,f2g_tx_out[3]_A,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,330,40,1000,3000,FPGA_56_1_61,56,1,61,F2A_17362,f2g_tx_out[4]_A,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,330,40,1000,3000,FPGA_56_1_60,56,1,60,F2A_17363,f2g_tx_out[5]_A,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,330,40,1000,3000,FPGA_56_1_59,56,1,59,F2A_17364,f2g_tx_out[6]_A,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,330,40,1000,3000,FPGA_56_1_58,56,1,58,F2A_17365,f2g_tx_out[7]_A,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_57,56,1,57,F2A_17366,f2g_tx_out[8]_A,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_56,56,1,56,F2A_17367,f2g_tx_out[9]_A,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,590,40,1000,5000,FPGA_56_1_55,56,1,55,F2A_17368,f2g_tx_clk_en_A,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,720,40,1000,6000,FPGA_56_1_54,56,1,54,F2A_17369,f2g_rx_sfifo_reset_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,720,40,1000,6000,FPGA_56_1_53,56,1,53,F2A_17370,f2g_rx_dpa_restart_B,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,720,40,1000,6000,FPGA_56_1_52,56,1,52,F2A_17371,f2g_trx_reset_n_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,720,40,1000,6000,FPGA_56_1_51,56,1,51,F2A_17372,f2g_in_en_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,720,40,1000,6000,FPGA_56_1_50,56,1,50,F2A_17373,f2g_tx_oe_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,720,40,1000,6000,FPGA_56_1_49,56,1,49,F2A_17374,f2g_tx_dvalid_B,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_38,HP_2_37_18N,Y1,720,40,1000,6000,FPGA_56_1_48,56,1,48,F2A_17375,f2g_tx_clk_en_B,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,720,40,1000,6000,FPGA_56_1_37,56,1,37,F2A_0,f2g_trx_hs_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,720,40,1000,6000,FPGA_56_1_36,56,1,36,F2A_1,f2g_trx_lp_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,720,40,1000,6000,FPGA_56_1_35,56,1,35,F2A_2,f2g_tx_lp_dp,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,720,40,1000,6000,FPGA_56_1_34,56,1,34,F2A_3,f2g_tx_lp_dn,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,720,40,1000,6000,FPGA_56_1_33,56,1,33,F2A_4,f2g_rx_term_en,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_37,HP_2_36_18P,AA1,720,40,1000,6000,FPGA_56_1_-1,56,1,-1,F2A_5,f2g_trx_core_clk,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,460,40,1000,4000,FPGA_57_1_23,57,1,23,A2F_17256,g2f_rx_dvalid_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,460,40,1000,4000,FPGA_57_1_22,57,1,22,A2F_17257,g2f_rx_in[0]_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,460,40,1000,4000,FPGA_57_1_21,57,1,21,A2F_17258,g2f_rx_in[1]_A,Y,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_20,57,1,20,A2F_17259,g2f_rx_in[2]_A,Y,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_19,57,1,19,A2F_17260,g2f_rx_in[3]_A,Y,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_18,57,1,18,A2F_17261,g2f_rx_in[4]_A,Y,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_17,57,1,17,A2F_17262,g2f_rx_in[5]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_16,57,1,16,A2F_17263,g2f_rx_in[6]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_15,57,1,15,A2F_17264,g2f_rx_in[7]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_14,57,1,14,A2F_17265,g2f_rx_in[8]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_13,57,1,13,A2F_17266,g2f_rx_in[9]_A,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,980,40,2000,1000,FPGA_57_1_12,57,1,12,A2F_17267,g2f_rx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,980,40,2000,1000,FPGA_57_1_11,57,1,11,A2F_17268,g2f_rx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,980,40,2000,1000,FPGA_57_1_10,57,1,10,A2F_17269,g2f_rx_dvalid_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,70,40,1000,1000,FPGA_57_1_71,57,1,71,F2A_17280,f2g_rx_sfifo_reset_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_70,57,1,70,F2A_17281,f2g_rx_dpa_restart_A,Y,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_69,57,1,69,F2A_17282,f2g_trx_reset_n_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_68,57,1,68,F2A_17283,f2g_in_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_67,57,1,67,F2A_17284,f2g_tx_oe_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_66,57,1,66,F2A_17285,f2g_tx_dvalid_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_65,57,1,65,F2A_17286,f2g_tx_out[0]_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_64,57,1,64,F2A_17287,f2g_tx_out[1]_A,Y,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_63,57,1,63,F2A_17288,f2g_tx_out[2]_A,Y,,,,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,200,40,1000,2000,FPGA_57_1_62,57,1,62,F2A_17289,f2g_tx_out[3]_A,Y,,,,,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,330,40,1000,3000,FPGA_57_1_61,57,1,61,F2A_17290,f2g_tx_out[4]_A,Y,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,330,40,1000,3000,FPGA_57_1_60,57,1,60,F2A_17291,f2g_tx_out[5]_A,Y,,,,,,,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,330,40,1000,3000,FPGA_57_1_59,57,1,59,F2A_17292,f2g_tx_out[6]_A,Y,,,,,,,,Y,Y,Y,Y,,,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,330,40,1000,3000,FPGA_57_1_58,57,1,58,F2A_17293,f2g_tx_out[7]_A,Y,,,,,,,,,Y,Y,Y,,,,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_57,57,1,57,F2A_17294,f2g_tx_out[8]_A,Y,,,,,,,,,,Y,Y,,,,,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_56,57,1,56,F2A_17295,f2g_tx_out[9]_A,Y,,,,,,,,,,,Y,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,590,40,1000,5000,FPGA_57_1_55,57,1,55,F2A_17296,f2g_tx_clk_en_A,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,720,40,1000,6000,FPGA_57_1_54,57,1,54,F2A_17297,f2g_rx_sfifo_reset_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,720,40,1000,6000,FPGA_57_1_53,57,1,53,F2A_17298,f2g_rx_dpa_restart_B,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,720,40,1000,6000,FPGA_57_1_52,57,1,52,F2A_17299,f2g_trx_reset_n_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,720,40,1000,6000,FPGA_57_1_51,57,1,51,F2A_17300,f2g_in_en_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,720,40,1000,6000,FPGA_57_1_50,57,1,50,F2A_17301,f2g_tx_oe_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,720,40,1000,6000,FPGA_57_1_49,57,1,49,F2A_17302,f2g_tx_dvalid_B,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_40,HP_2_CC_39_19N,V4,720,40,1000,6000,FPGA_57_1_48,57,1,48,F2A_17303,f2g_tx_clk_en_B,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,720,40,1000,6000,FPGA_57_1_37,57,1,37,F2A_0,f2g_trx_hs_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,720,40,1000,6000,FPGA_57_1_36,57,1,36,F2A_1,f2g_trx_lp_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,720,40,1000,6000,FPGA_57_1_35,57,1,35,F2A_2,f2g_tx_lp_dp,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,720,40,1000,6000,FPGA_57_1_34,57,1,34,F2A_3,f2g_tx_lp_dn,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,720,40,1000,6000,FPGA_57_1_33,57,1,33,F2A_4,f2g_rx_term_en,Y,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,Y,,,,,,,,,,,,,,,,,,,,,,,,,, +GBOX GPIO,Bank_H_2_39,HP_2_CC_38_19P,V5,720,40,1000,6000,FPGA_57_1_-1,57,1,-1,F2A_5,f2g_trx_core_clk,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,Y,,,,,,,,,,,,,,,,,,,,,,,,,,, +PUFF POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PUFF POWER PINS,PUFF_VDD2,VCC_PUF,F12,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PUFF POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,PLL_SOC_VDDHV,VCC_AUX,G9,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,PLL_G2_VDDHV,VCC_AUX,R9,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PLL-5 POWER PINS,PLL_G1_VDDHV,VCC_AUX,T15,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +RC_OSC POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +RC_OSC POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +RC_OSC POWER PINS,RC_OSC_VDD18,VCC_RC_OSC,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_2_VDDIO,VCC_HR_IO_5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_2_VDDIO,VCC_HR_IO_5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_2_VDDIO,VCC_HR_IO_5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_2_VDD1P8,VCC_HR_AUX_5,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_1_VDDIO,VCC_HR_IO_4,H7,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_1_VDDIO,VCC_HR_IO_4,H7,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_1_VDDIO,VCC_HR_IO_4,H7,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VR_1_VDD1P8,VCC_HR_AUX_4,K8,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_2_VDDIO,VCC_HR_IO_2,H16,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_2_VDDIO,VCC_HR_IO_2,H16,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_2_VDDIO,VCC_HR_IO_2,H16,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_1_VDDIO,VCC_HR_IO_1,R16,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_1_VDDIO,VCC_HR_IO_1,R16,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_2_VDD1P8,VCC_HR_AUX_2,J15,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_1_VDDIO,VCC_HR_IO_1,R16,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_VL_1_VDD1P8,VCC_HR_AUX_1,N15,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_2_VDDIO,VCC_HP_IO_2,U10,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_2_VDDIO,VCC_HP_IO_2,U10,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_2_VDDIO,VCC_HP_IO_2,U10,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_2_RCAL,HP_RCAL_2,U7,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_1_VDDIO,VCC_HP_IO_1,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_1_VDDIO,VCC_HP_IO_1,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_1_VDDIO,VCC_HP_IO_1,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +FABRIC 9-GPIO BANK POWER PINS,FABRIC_Bank_H_1_RCAL,HP_RCAL_1,U16,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT CTRL POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT CTRL POWER PINS,PVT_CTRL_VDDO,VCC_SENSOR,F12,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +PVT CTRL POWER PINS,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_2_VDDIO,VCC_SOC_IO,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_2_VDDIO,VCC_SOC_IO,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_2_VDDIO,VCC_SOC_IO,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_2_VDD1P8,VCC_SOC_AUX,F12,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_1_VDDIO,VCC_BOOT_IO,E13,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_1_VDDIO,VCC_BOOT_IO,E13,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_1_VDDIO,VCC_BOOT_IO,E13,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +SOC HV IO BANK POWER PINS,SOC_GPIO_HV_1_VDD1P8,VCC_BOOT_AUX,F8,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +DIGITAL POWER,VDD,VCC_CORE,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, +DIGITAL GROUND,VSS,GND,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,,, diff --git a/tests/unittest/ModelConfig/design_edit.sdc b/tests/unittest/ModelConfig/design_edit.sdc index 6749e5437..e9f200c2c 100644 --- a/tests/unittest/ModelConfig/design_edit.sdc +++ b/tests/unittest/ModelConfig/design_edit.sdc @@ -28,10 +28,15 @@ set_clock_pin -device_clock clk[4] -design_clock iserdes_clk_out # set_clock_pin -device_clock clk[5] -design_clock BOOT_CLOCK#0 (Physical port name, clock module: PLL pll_osc) # This clock need to route to fabric slot #6 +# set_clock_pin -device_clock clk[6] -design_clock dma_clk (Physical port name, clock module: CLK_BUF clk_buf_clk) +# set_clock_pin -device_clock clk[6] -design_clock clkbuf_dma_clk (Original clock primitive out-net to fabric) +set_clock_pin -device_clock clk[6] -design_clock clkbuf_dma_clk + +# This clock need to route to fabric slot #7 # This is fabric clock buffer -# set_clock_pin -device_clock clk[6] -design_clock FABRIC_CLKBUF#0 (Physical port name, clock module: FCLK_BUF $clkbuf$top.clk0_div) -# set_clock_pin -device_clock clk[6] -design_clock $fclk_buf_clk0_div (Original clock primitive out-net to fabric) -set_clock_pin -device_clock clk[6] -design_clock $fclk_buf_clk0_div +# set_clock_pin -device_clock clk[7] -design_clock FABRIC_CLKBUF#0 (Physical port name, clock module: FCLK_BUF $clkbuf$top.clk0_div) +# set_clock_pin -device_clock clk[7] -design_clock $fclk_buf_clk0_div (Original clock primitive out-net to fabric) +set_clock_pin -device_clock clk[7] -design_clock $fclk_buf_clk0_div # For fabric clock buffer output # set_clock_out -device_clock clk[0] -design_clock clk0_div @@ -42,13 +47,13 @@ set_clock_out -device_clock clk[0] -design_clock clk0_div # Each pin mode and location assignment # ############# -# Skip reason: Clock data from object clk0 port O does not need to route to fabric +# Skip reason: Clock data from module I_BUF object clk0 port O does not need to route to fabric # Pin clk0 :: I_BUF |-> CLK_BUF # Skip reason: Object clk1 is primitive \PLL but data signal is not defined # Pin clk1 :: I_BUF |-> CLK_BUF |-> PLL -# Skip reason: Clock data from object clk2 port O does not need to route to fabric +# Skip reason: Clock data from module I_BUF object clk2 port O does not need to route to fabric # Pin clk2 :: I_BUF |-> CLK_BUF # Pin din :: I_BUF |-> I_DELAY @@ -78,6 +83,31 @@ set_io serdes_data[7] HR_2_0_0P -m # set_io din_serdes_clk_out HR_2_6_3P --> (original) set_io $ibuf_din_serdes_clk_out HR_2_6_3P -mode MODE_BP_DIR_A_RX -internal_pin g2f_rx_in[0]_A +# Pin dma_req[0] :: I_BUF +# set_mode MODE_BP_DIR_A_RX HR_5_20_10P +# set_io dma_req[0] HR_5_20_10P --> (original) +set_io $ibuf_dma_req[0] HR_5_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_rx_in[0]_A + +# Pin dma_req[1] :: I_BUF +# set_mode MODE_BP_DIR_B_RX HR_5_21_10N +# set_io dma_req[1] HR_5_21_10N --> (original) +set_io $ibuf_dma_req[1] HR_5_20_10P -mode MODE_BP_DIR_B_RX -internal_pin g2f_rx_in[5]_A + +# Pin dma_req[2] :: I_BUF +# set_mode MODE_BP_DIR_A_RX HR_5_22_11P +# set_io dma_req[2] HR_5_22_11P --> (original) +set_io $ibuf_dma_req[2] HR_5_22_11P -mode MODE_BP_DIR_A_RX -internal_pin g2f_rx_in[0]_A + +# Pin dma_req[3] :: I_BUF +# set_mode MODE_BP_DIR_B_RX HR_5_23_11N +# set_io dma_req[3] HR_5_23_11N --> (original) +set_io $ibuf_dma_req[3] HR_5_22_11P -mode MODE_BP_DIR_B_RX -internal_pin g2f_rx_in[5]_A + +# Pin dma_rst_n :: I_BUF +# set_mode MODE_BP_DIR_B_RX HR_5_29_14N +# set_io dma_rst_n HR_5_29_14N --> (original) +set_io $ibuf_dma_rst_n HR_5_28_14P -mode MODE_BP_DIR_B_RX -internal_pin g2f_rx_in[5]_A + # Pin location is not assigned # Pin enable :: I_BUF @@ -119,6 +149,26 @@ set_io $f2g_tx_out_$obuf_delay_tap[4] HR_2_28_14P -m # set_io delay_tap[5] HR_2_30_15P --> (original) set_io $f2g_tx_out_$obuf_delay_tap[5] HR_2_30_15P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_out[0]_A +# Pin dma_ack[0] :: O_BUFT +# set_mode MODE_BP_DIR_A_TX HR_5_24_12P +# set_io dma_ack[0] HR_5_24_12P --> (original) +set_io $f2g_tx_out_$obuf_dma_ack[0] HR_5_24_12P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_out[0]_A + +# Pin dma_ack[1] :: O_BUFT +# set_mode MODE_BP_DIR_B_TX HR_5_25_12N +# set_io dma_ack[1] HR_5_25_12N --> (original) +set_io $f2g_tx_out_$obuf_dma_ack[1] HR_5_24_12P -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_out[5]_A + +# Pin dma_ack[2] :: O_BUFT +# set_mode MODE_BP_DIR_A_TX HR_5_26_13P +# set_io dma_ack[2] HR_5_26_13P --> (original) +set_io $f2g_tx_out_$obuf_dma_ack[2] HR_5_26_13P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_out[0]_A + +# Pin dma_ack[3] :: O_BUFT +# set_mode MODE_BP_DIR_B_TX HR_5_27_13N +# set_io dma_ack[3] HR_5_27_13N --> (original) +set_io $f2g_tx_out_$obuf_dma_ack[3] HR_5_26_13P -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_out[5]_A + # Pin dout :: O_DELAY |-> O_BUFT # set_mode MODE_BP_DIR_A_TX HP_2_20_10P # set_io dout HP_2_20_10P --> (original) @@ -146,6 +196,9 @@ set_io $f2g_tx_out_serdes_data[7] HR_2_2_1P -m # set_io dout_serdes_clk_out HR_2_7_3N --> (original) set_io $f2g_tx_out_$obuf_dout_serdes_clk_out HR_2_6_3P -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_out[5]_A +# Skip reason: Clock data from module I_BUF object dma_clk port O does not need to route to fabric +# Pin dma_clk :: I_BUF |-> CLK_BUF + # Skip this because 'This is secondary pin. But IO bitstream generation will still make sure it is used in pair. Otherwise the IO bitstream will be invalid' # Pin din_n :: I_BUF_DS |-> I_DDR @@ -182,408 +235,409 @@ set_io $f2g_tx_out_o_ddr_d[1]_2 HP_2_22_11P -m # LinkedObject: clk0 # Location: HR_1_CC_18_9P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_500 HR_1_CC_18_9P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +set_io $auto_513 HR_1_CC_18_9P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A # Module: I_BUF # LinkedObject: clk1 # Location: HP_1_CC_18_9P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_501 HP_1_CC_18_9P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A - -# Module: PLL -# LinkedObject: clk1 -# Location: HP_1_CC_18_9P -# Port: LOCK -# Signal: out:TO_BE_DETERMINED -# Skip reason: User design does not utilize linked-object clk1 wrapped-instance port LOCK - -# Module: PLL -# LinkedObject: clk1 -# Location: HP_1_CC_18_9P -# Port: PLL_EN -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $auto_536 HP_1_CC_18_9P -mode MODE_BP_DIR_A_RX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_in_en_A +set_io $auto_514 HP_1_CC_18_9P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A # Module: I_BUF # LinkedObject: clk2 -# Location: HR_5_CC_38_19P +# Location: HR_5_CC_18_9P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_502 HR_5_CC_38_19P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +set_io $auto_515 HR_5_CC_18_9P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A # Module: I_BUF # LinkedObject: din # Location: HP_1_20_10P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_503 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +set_io $auto_516 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A # Module: I_DELAY # LinkedObject: din # Location: HP_1_20_10P # Port: DLY_ADJ -# Signal: in:rule=half-first:f2g_trx_dly_adj -# Remap location from HP_1_20_10P to HP_1_20_10P -set_io $auto_521 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_trx_dly_adj +# Signal: in:f2g_trx_dly_adj +set_io $auto_543 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_trx_dly_adj # Module: I_DELAY # LinkedObject: din # Location: HP_1_20_10P # Port: DLY_INCDEC -# Signal: in:rule=half-first:f2g_trx_dly_inc -# Remap location from HP_1_20_10P to HP_1_20_10P -set_io $auto_522 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_trx_dly_inc +# Signal: in:f2g_trx_dly_inc +set_io $auto_544 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_trx_dly_inc # Module: I_DELAY # LinkedObject: din # Location: HP_1_20_10P # Port: DLY_LOAD -# Signal: in:rule=half-first:f2g_trx_dly_ld -# Remap location from HP_1_20_10P to HP_1_20_10P -set_io $auto_523 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_trx_dly_ld +# Signal: in:f2g_trx_dly_ld +set_io $auto_545 HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_trx_dly_ld # Module: I_DELAY # LinkedObject: din # Location: HP_1_20_10P # Port: DLY_TAP_VALUE -# Signal: out:rule=half-first:g2f_trx_dly_tap -# Remap location from HP_1_20_10P to HP_1_20_10P -set_io $ifab_$obuf_delay_tap[0] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[0] -set_io $ifab_$obuf_delay_tap[1] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[1] -set_io $ifab_$obuf_delay_tap[2] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[2] -set_io $ifab_$obuf_delay_tap[3] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[3] -set_io $ifab_$obuf_delay_tap[4] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[4] -set_io $ifab_$obuf_delay_tap[5] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[5] +# Signal: out:g2f_trx_dly_tap +set_io $ifab_$obuf_delay_tap[0] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[0] +set_io $ifab_$obuf_delay_tap[1] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[1] +set_io $ifab_$obuf_delay_tap[2] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[2] +set_io $ifab_$obuf_delay_tap[3] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[3] +set_io $ifab_$obuf_delay_tap[4] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[4] +set_io $ifab_$obuf_delay_tap[5] HP_1_20_10P -mode MODE_BP_DIR_A_RX -internal_pin g2f_trx_dly_tap[5] # Module: I_BUF # LinkedObject: din_clk2 # Location: HR_5_0_0P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_504 HR_5_0_0P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +set_io $auto_517 HR_5_0_0P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A # Module: I_BUF # LinkedObject: din_serdes # Location: HR_2_0_0P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_505 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +# Skip: Accpetable-conflict with primitive i_serdes port EN +# set_io $auto_518 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin f2g_in_en_A[0] # Module: I_SERDES # LinkedObject: din_serdes # Location: HR_2_0_0P # Port: BITSLIP_ADJ -# Signal: in:rule=half-first:f2g_rx_bitslip_adj -# Remap location from HR_2_0_0P to HR_2_0_0P -set_io $auto_524 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin f2g_rx_bitslip_adj +# Signal: in:f2g_rx_bitslip_adj +set_io $auto_546 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin f2g_rx_bitslip_adj # Module: I_SERDES # LinkedObject: din_serdes # Location: HR_2_0_0P # Port: DATA_VALID -# Signal: out:g2f_rx_dvalid_{A|B} -# Skip reason: User design does not utilize linked-object din_serdes wrapped-instance port DATA_VALID +# Signal: out:g2f_rx_dvalid_A +# Skip: User design does not utilize linked-object din_serdes wrapped-instance port DATA_VALID # Module: I_SERDES # LinkedObject: din_serdes # Location: HR_2_0_0P # Port: DPA_ERROR -# Signal: out:rule=half-first:g2f_rx_dpa_error -# Skip reason: User design does not utilize linked-object din_serdes wrapped-instance port DPA_ERROR +# Signal: out:g2f_rx_dpa_error +# Skip: User design does not utilize linked-object din_serdes wrapped-instance port DPA_ERROR # Module: I_SERDES # LinkedObject: din_serdes # Location: HR_2_0_0P # Port: DPA_LOCK -# Signal: out:rule=half-first:g2f_rx_dpa_lock -# Skip reason: User design does not utilize linked-object din_serdes wrapped-instance port DPA_LOCK +# Signal: out:g2f_rx_dpa_lock +# Skip: User design does not utilize linked-object din_serdes wrapped-instance port DPA_LOCK # Module: I_SERDES # LinkedObject: din_serdes # Location: HR_2_0_0P # Port: EN -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $auto_525 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_in_en_A +set_io $auto_547 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin f2g_in_en_A # Module: I_SERDES # LinkedObject: din_serdes # Location: HR_2_0_0P # Port: RST -# Signal: in:f2g_trx_reset_n_{A|B} -set_io $auto_526 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin f2g_trx_reset_n_A +# Signal: in:f2g_trx_reset_n_A +set_io $auto_548 HR_2_0_0P -mode MODE_RATE_8_A_RX -internal_pin f2g_trx_reset_n_A # Module: I_BUF # LinkedObject: din_serdes_clk_out # Location: HR_2_6_3P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_506 HR_2_6_3P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +set_io $auto_519 HR_2_6_3P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A + +# Module: I_BUF +# LinkedObject: dma_req[0] +# Location: HR_5_20_10P +# Port: EN +# Signal: in:f2g_in_en_A +set_io $auto_520 HR_5_20_10P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A + +# Module: I_BUF +# LinkedObject: dma_req[1] +# Location: HR_5_21_10N +# Port: EN +# Signal: in:f2g_in_en_B +set_io $auto_521 HR_5_21_10N -mode MODE_BP_DIR_B_RX -internal_pin f2g_in_en_B + +# Module: I_BUF +# LinkedObject: dma_req[2] +# Location: HR_5_22_11P +# Port: EN +# Signal: in:f2g_in_en_A +set_io $auto_522 HR_5_22_11P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A + +# Module: I_BUF +# LinkedObject: dma_req[3] +# Location: HR_5_23_11N +# Port: EN +# Signal: in:f2g_in_en_B +set_io $auto_523 HR_5_23_11N -mode MODE_BP_DIR_B_RX -internal_pin f2g_in_en_B + +# Module: I_BUF +# LinkedObject: dma_rst_n +# Location: HR_5_29_14N +# Port: EN +# Signal: in:f2g_in_en_B +set_io $auto_524 HR_5_29_14N -mode MODE_BP_DIR_B_RX -internal_pin f2g_in_en_B # Module: I_BUF # LinkedObject: enable # Location: # Port: EN # Signal: in:f2g_in_en_{A|B} -# Skip reason: Location does not have any mode to begin with +# Skip: Location is not assigned # Module: I_BUF # LinkedObject: reset # Location: HP_1_0_0P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_508 HP_1_0_0P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +set_io $auto_526 HP_1_0_0P -mode MODE_BP_DIR_A_RX -internal_pin f2g_in_en_A # Module: O_BUFT # LinkedObject: clk_out # Location: HR_2_4_2P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_509 HR_2_4_2P -mode MODE_BP_SDR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_527 HR_2_4_2P -mode MODE_BP_SDR_A_TX -internal_pin f2g_tx_oe_A # Module: O_SERDES_CLK # LinkedObject: clk_out # Location: HR_2_4_2P # Port: CLK_EN -# Signal: in:f2g_tx_clk_en_{A|B} -set_io $auto_535 HR_2_4_2P -mode MODE_BP_SDR_A_TX -internal_pin f2g_tx_clk_en_A +# Signal: in:f2g_tx_clk_en_A +set_io $auto_557 HR_2_4_2P -mode MODE_BP_SDR_A_TX -internal_pin f2g_tx_clk_en_A # Module: O_BUFT # LinkedObject: delay_tap[0] # Location: HR_2_20_10P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_510 HR_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_528 HR_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A # Module: O_BUFT # LinkedObject: delay_tap[1] # Location: HR_2_22_11P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_511 HR_2_22_11P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_529 HR_2_22_11P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A # Module: O_BUFT # LinkedObject: delay_tap[2] # Location: HR_2_24_12P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_512 HR_2_24_12P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_530 HR_2_24_12P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A # Module: O_BUFT # LinkedObject: delay_tap[3] # Location: HR_2_26_13P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_513 HR_2_26_13P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_531 HR_2_26_13P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A # Module: O_BUFT # LinkedObject: delay_tap[4] # Location: HR_2_28_14P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_514 HR_2_28_14P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_532 HR_2_28_14P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A # Module: O_BUFT # LinkedObject: delay_tap[5] # Location: HR_2_30_15P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_515 HR_2_30_15P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_533 HR_2_30_15P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A + +# Module: O_BUFT +# LinkedObject: dma_ack[0] +# Location: HR_5_24_12P +# Port: T +# Signal: in:f2g_tx_oe_A +set_io $auto_534 HR_5_24_12P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A + +# Module: O_BUFT +# LinkedObject: dma_ack[1] +# Location: HR_5_25_12N +# Port: T +# Signal: in:f2g_tx_oe_B +set_io $auto_535 HR_5_25_12N -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_oe_B + +# Module: O_BUFT +# LinkedObject: dma_ack[2] +# Location: HR_5_26_13P +# Port: T +# Signal: in:f2g_tx_oe_A +set_io $auto_536 HR_5_26_13P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A + +# Module: O_BUFT +# LinkedObject: dma_ack[3] +# Location: HR_5_27_13N +# Port: T +# Signal: in:f2g_tx_oe_B +set_io $auto_537 HR_5_27_13N -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_oe_B # Module: O_BUFT # LinkedObject: dout # Location: HP_2_20_10P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_516 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +set_io $auto_538 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_tx_oe_A # Module: O_DELAY # LinkedObject: dout # Location: HP_2_20_10P # Port: DLY_ADJ -# Signal: in:rule=half-first:f2g_trx_dly_adj -# Remap location from HP_2_20_10P to HP_2_20_10P -set_io $auto_529 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_trx_dly_adj +# Signal: in:f2g_trx_dly_adj +set_io $auto_551 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_trx_dly_adj # Module: O_DELAY # LinkedObject: dout # Location: HP_2_20_10P # Port: DLY_INCDEC -# Signal: in:rule=half-first:f2g_trx_dly_inc -# Remap location from HP_2_20_10P to HP_2_20_10P -set_io $auto_530 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_trx_dly_inc +# Signal: in:f2g_trx_dly_inc +set_io $auto_552 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_trx_dly_inc # Module: O_DELAY # LinkedObject: dout # Location: HP_2_20_10P # Port: DLY_LOAD -# Signal: in:rule=half-first:f2g_trx_dly_ld -# Remap location from HP_2_20_10P to HP_2_20_10P -set_io $auto_531 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_trx_dly_ld +# Signal: in:f2g_trx_dly_ld +set_io $auto_553 HP_2_20_10P -mode MODE_BP_DIR_A_TX -internal_pin f2g_trx_dly_ld # Module: O_DELAY # LinkedObject: dout # Location: HP_2_20_10P # Port: DLY_TAP_VALUE -# Signal: out:rule=half-first:g2f_trx_dly_tap -# Skip reason: User design does not utilize linked-object dout wrapped-instance port DLY_TAP_VALUE +# Signal: out:g2f_trx_dly_tap +# Skip: User design does not utilize linked-object dout wrapped-instance port DLY_TAP_VALUE # Module: O_BUFT # LinkedObject: dout_clk2 # Location: HR_5_1_0N # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_517 HR_5_1_0N -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_oe_B +# Signal: in:f2g_tx_oe_B +set_io $auto_539 HR_5_1_0N -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_oe_B # Module: O_BUFT # LinkedObject: dout_serdes # Location: HR_2_2_1P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_518 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin f2g_tx_oe_A - -# Module: O_SERDES -# LinkedObject: dout_serdes -# Location: HR_2_2_1P -# Port: CHANNEL_BOND_SYNC_IN -# Signal: in:TO_BE_DETERMINED -# Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port CHANNEL_BOND_SYNC_IN - -# Module: O_SERDES -# LinkedObject: dout_serdes -# Location: HR_2_2_1P -# Port: CHANNEL_BOND_SYNC_OUT -# Signal: out:TO_BE_DETERMINED -# Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port CHANNEL_BOND_SYNC_OUT +# Signal: in:f2g_tx_oe_A +set_io $auto_540 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin f2g_tx_oe_A # Module: O_SERDES # LinkedObject: dout_serdes # Location: HR_2_2_1P # Port: DATA_VALID -# Signal: in:f2g_tx_dvalid_{A|B} -set_io $auto_532 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin f2g_tx_dvalid_A +# Signal: in:f2g_tx_dvalid_A +set_io $auto_554 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin f2g_tx_dvalid_A # Module: O_SERDES # LinkedObject: dout_serdes # Location: HR_2_2_1P # Port: OE_IN -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $auto_533 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin TO_BE_DETERMINED - -# Module: O_SERDES -# LinkedObject: dout_serdes -# Location: HR_2_2_1P -# Port: OE_OUT -# Signal: out:TO_BE_DETERMINED -# Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port OE_OUT - -# Module: O_SERDES -# LinkedObject: dout_serdes -# Location: HR_2_2_1P -# Port: PLL_LOCK -# Signal: in:TO_BE_DETERMINED -# Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port PLL_LOCK +# Signal: in:f2g_in_en_A +set_io $auto_555 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin f2g_in_en_A # Module: O_SERDES # LinkedObject: dout_serdes # Location: HR_2_2_1P # Port: RST -# Signal: in:f2g_trx_reset_n_{A|B} -set_io $auto_534 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin f2g_trx_reset_n_A +# Signal: in:f2g_trx_reset_n_A +set_io $auto_556 HR_2_2_1P -mode MODE_RATE_8_A_TX -internal_pin f2g_trx_reset_n_A # Module: O_BUFT # LinkedObject: dout_serdes_clk_out # Location: HR_2_7_3N # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_519 HR_2_7_3N -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_oe_B - -# Module: PLL -# LinkedObject: BOOT_CLOCK#0 -# Location: -# Port: LOCK -# Signal: out:TO_BE_DETERMINED -# Skip reason: Location does not have any mode to begin with +# Signal: in:f2g_tx_oe_B +set_io $auto_541 HR_2_7_3N -mode MODE_BP_DIR_B_TX -internal_pin f2g_tx_oe_B -# Module: PLL -# LinkedObject: BOOT_CLOCK#0 -# Location: -# Port: PLL_EN -# Signal: in:TO_BE_DETERMINED -# Skip reason: Location does not have any mode to begin with +# Module: I_BUF +# LinkedObject: dma_clk +# Location: HR_5_28_14P +# Port: EN +# Signal: in:f2g_in_en_A +# Skip: User design does not utilize linked-object dma_clk wrapped-instance port EN # Module: I_BUF_DS # LinkedObject: din_n+din_p # Location: HP_1_4_2P # Port: EN -# Signal: in:f2g_in_en_{A|B} -set_io $auto_520 HP_1_4_2P -mode MODE_BP_DDR_A_RX -internal_pin f2g_in_en_A +# Signal: in:f2g_in_en_A +# Skip: Accpetable-conflict with primitive i_ddr port E +# set_io $auto_542 HP_1_4_2P -mode MODE_BP_DDR_A_RX -internal_pin f2g_in_en_A[0] # Module: I_DDR # LinkedObject: din_n+din_p # Location: HP_1_4_2P # Port: E -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $ofab_$ibuf_enable_4 HP_1_4_2P -mode MODE_BP_DDR_A_RX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_in_en_A +set_io $ofab_$ibuf_enable_4 HP_1_4_2P -mode MODE_BP_DDR_A_RX -internal_pin f2g_in_en_A # Module: I_DDR # LinkedObject: din_n+din_p # Location: HP_1_4_2P # Port: R -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $f2g_trx_reset_n_$ibuf_reset_4 HP_1_4_2P -mode MODE_BP_DDR_A_RX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_trx_reset_n_A +set_io $f2g_trx_reset_n_$ibuf_reset_4 HP_1_4_2P -mode MODE_BP_DDR_A_RX -internal_pin f2g_trx_reset_n_A # Module: O_BUFT_DS # LinkedObject: dout_n+dout_p # Location: HP_1_8_4P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_527 HP_1_8_4P -mode MODE_BP_DDR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +# Skip: Accpetable-conflict with primitive o_ddr port E +# set_io $auto_549 HP_1_8_4P -mode MODE_BP_DDR_A_TX -internal_pin f2g_tx_oe_A[0] # Module: O_DDR # LinkedObject: dout_n+dout_p # Location: HP_1_8_4P # Port: E -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $ofab_$ibuf_enable HP_1_8_4P -mode MODE_BP_DDR_A_TX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_tx_oe_A +set_io $ofab_$ibuf_enable HP_1_8_4P -mode MODE_BP_DDR_A_TX -internal_pin f2g_tx_oe_A # Module: O_DDR # LinkedObject: dout_n+dout_p # Location: HP_1_8_4P # Port: R -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $f2g_trx_reset_n_$ibuf_reset HP_1_8_4P -mode MODE_BP_DDR_A_TX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_trx_reset_n_A +set_io $f2g_trx_reset_n_$ibuf_reset HP_1_8_4P -mode MODE_BP_DDR_A_TX -internal_pin f2g_trx_reset_n_A # Module: O_BUFT_DS # LinkedObject: dout_osc_n+dout_osc_p # Location: HP_2_22_11P # Port: T -# Signal: in:f2g_tx_oe_{A|B} -set_io $auto_528 HP_2_22_11P -mode MODE_BP_DDR_A_TX -internal_pin f2g_tx_oe_A +# Signal: in:f2g_tx_oe_A +# Skip: Accpetable-conflict with primitive o_ddr_osc port E +# set_io $auto_550 HP_2_22_11P -mode MODE_BP_DDR_A_TX -internal_pin f2g_tx_oe_A[0] # Module: O_DDR # LinkedObject: dout_osc_n+dout_osc_p # Location: HP_2_22_11P # Port: E -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $ofab_$ibuf_enable_2 HP_2_22_11P -mode MODE_BP_DDR_A_TX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_tx_oe_A +set_io $ofab_$ibuf_enable_2 HP_2_22_11P -mode MODE_BP_DDR_A_TX -internal_pin f2g_tx_oe_A # Module: O_DDR # LinkedObject: dout_osc_n+dout_osc_p # Location: HP_2_22_11P # Port: R -# Signal: in:TO_BE_DETERMINED -# Skip reason: TO_BE_DETERMINED -# set_io $f2g_trx_reset_n_$ibuf_reset_2 HP_2_22_11P -mode MODE_BP_DDR_A_TX -internal_pin TO_BE_DETERMINED +# Signal: in:f2g_trx_reset_n_A +set_io $f2g_trx_reset_n_$ibuf_reset_2 HP_2_22_11P -mode MODE_BP_DDR_A_TX -internal_pin f2g_trx_reset_n_A ############# # @@ -638,3 +692,32 @@ set_core_clk HP_1_8_4P 2 # Slot: 5 set_core_clk HP_2_22_11P 5 + +############# +# +# SOC Module: SOC_FPGA_INTF_DMA ($auto_569.dma) +# +############# +# Port: DMA_REQ +set_io $auto_561 VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_req[0] +set_io $auto_562 VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_req[1] +set_io $auto_563 VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_req[2] +set_io $auto_564 VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_req[3] + +# Port: DMA_ACK +set_io $obuf_dma_ack[0] VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_ack[0] +set_io $obuf_dma_ack[1] VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_ack[1] +set_io $obuf_dma_ack[2] VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_ack[2] +set_io $obuf_dma_ack[3] VCC_HP_AUX -mode Mode_GPIO -internal_pin fpga_clk_dma_ack[3] + +# Port: DMA_RST_N +set_io $auto_565 VCC_HP_AUX -mode Mode_GPIO -internal_pin rst_n_fpga_fabric_dma[0] + +############# +# +# SOC clock assignment +# +############# +# Module: SOC_FPGA_INTF_DMA, Name: dma, Port: DMA_CLK, Net: \clkbuf_dma_clk, Mapping: clk_fpga_fabric_dma +set_soc_clk clk_fpga_fabric_dma 6 + diff --git a/tests/unittest/ModelConfig/golden/bitstream_setting.xml b/tests/unittest/ModelConfig/golden/bitstream_setting.xml index 4fd849ffc..c140fd782 100644 --- a/tests/unittest/ModelConfig/golden/bitstream_setting.xml +++ b/tests/unittest/ModelConfig/golden/bitstream_setting.xml @@ -1,19 +1,36 @@ - - - - - - + + + + + + - - - - + + + + + + + + + + + + + + + + + + + + + diff --git a/tests/unittest/ModelConfig/golden/model_config.ppdb.json b/tests/unittest/ModelConfig/golden/model_config.ppdb.json index 980edcba8..1d284d247 100644 --- a/tests/unittest/ModelConfig/golden/model_config.ppdb.json +++ b/tests/unittest/ModelConfig/golden/model_config.ppdb.json @@ -209,14 +209,14 @@ " cfg_pllref_use_div: 0", " cfg_pllref_use_hv: 0", " cfg_pllref_use_rosc: 0", - " Feature: Core Clock: module CLK_BUF $clkbuf$top.$ibuf_clk2 port O (location: HR_5_CC_38_19P) -> core clock slot[3]", + " Feature: Core Clock: module CLK_BUF $clkbuf$top.$ibuf_clk2 port O (location: HR_5_CC_18_9P) -> core clock slot[3]", " Status: True", - " TCL Block: HR_5_CC_38_19P", + " TCL Block: HR_5_CC_18_9P", " RX_CLOCK_IO: 1", " TCL Block: u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_3", - " ROOT_MUX_SEL: 19", + " ROOT_MUX_SEL: 18", " TCL Block: u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1", - " CORE_CLK_ROOT_SEL_B: 18", + " CORE_CLK_ROOT_SEL_A: 18", " Feature: Core Clock: module I_SERDES i_serdes port CLK_OUT (location: HR_2_0_0P) -> core clock slot[4]", " Status: True", " TCL Block: u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_4", @@ -250,9 +250,17 @@ " cfg_pllref_use_div: 1", " cfg_pllref_use_hv: 0", " cfg_pllref_use_rosc: 1", - " Feature: Core Clock: module FCLK_BUF $clkbuf$top.clk0_div port O (location: FABRIC_CLKBUF#0) -> core clock slot[6]", + " Feature: Core Clock: module CLK_BUF clk_buf_clk port O (location: HR_5_28_14P) -> core clock slot[6]", " Status: True", + " TCL Block: HR_5_28_14P", + " RX_CLOCK_IO: 1", " TCL Block: u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_6", + " ROOT_MUX_SEL: 19", + " TCL Block: u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1", + " CORE_CLK_ROOT_SEL_B: 8", + " Feature: Core Clock: module FCLK_BUF $clkbuf$top.clk0_div port O (location: FABRIC_CLKBUF#0) -> core clock slot[7]", + " Status: True", + " TCL Block: u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_7", " ROOT_MUX_SEL: 44", "Set configuration attributes", " Module: I_BUF ($ibuf$top.$ibuf_clk0)", @@ -349,6 +357,46 @@ " Property", " Rule I_BUF.IOSTANDARD", " Mismatch", + " Module: I_BUF ($ibuf$top.$ibuf_dma_req)", + " Object: dma_req[0]", + " Parameter", + " Rule I_BUF.WEAK_KEEPER", + " Match", + " Property", + " Rule I_BUF.IOSTANDARD", + " Mismatch", + " Module: I_BUF ($ibuf$top.$ibuf_dma_req_1)", + " Object: dma_req[1]", + " Parameter", + " Rule I_BUF.WEAK_KEEPER", + " Match", + " Property", + " Rule I_BUF.IOSTANDARD", + " Mismatch", + " Module: I_BUF ($ibuf$top.$ibuf_dma_req_2)", + " Object: dma_req[2]", + " Parameter", + " Rule I_BUF.WEAK_KEEPER", + " Match", + " Property", + " Rule I_BUF.IOSTANDARD", + " Mismatch", + " Module: I_BUF ($ibuf$top.$ibuf_dma_req_3)", + " Object: dma_req[3]", + " Parameter", + " Rule I_BUF.WEAK_KEEPER", + " Match", + " Property", + " Rule I_BUF.IOSTANDARD", + " Mismatch", + " Module: I_BUF ($ibuf$top.$ibuf_dma_rst_n)", + " Object: dma_rst_n", + " Parameter", + " Rule I_BUF.WEAK_KEEPER", + " Match", + " Property", + " Rule I_BUF.IOSTANDARD", + " Mismatch", " Module: I_BUF ($ibuf$top.$ibuf_reset)", " Object: reset", " Parameter", @@ -408,6 +456,30 @@ " Property", " Rule O_BUFT.IOSTANDARD", " Mismatch", + " Module: O_BUFT ($obuf$top.$obuf_dma_ack)", + " Object: dma_ack[0]", + " Parameter", + " Property", + " Rule O_BUFT.IOSTANDARD", + " Mismatch", + " Module: O_BUFT ($obuf$top.$obuf_dma_ack_1)", + " Object: dma_ack[1]", + " Parameter", + " Property", + " Rule O_BUFT.IOSTANDARD", + " Mismatch", + " Module: O_BUFT ($obuf$top.$obuf_dma_ack_2)", + " Object: dma_ack[2]", + " Parameter", + " Property", + " Rule O_BUFT.IOSTANDARD", + " Mismatch", + " Module: O_BUFT ($obuf$top.$obuf_dma_ack_3)", + " Object: dma_ack[3]", + " Parameter", + " Property", + " Rule O_BUFT.IOSTANDARD", + " Mismatch", " Module: O_BUFT ($obuf$top.$obuf_dout)", " Object: dout", " Parameter", @@ -455,6 +527,20 @@ " Object: BOOT_CLOCK#0", " Parameter", " Property", + " Module: I_BUF (i_buf_clk)", + " Object: dma_clk", + " Parameter", + " Rule I_BUF.WEAK_KEEPER", + " Mismatch", + " Property", + " Rule I_BUF.IOSTANDARD", + " Mismatch", + " Module: CLK_BUF (clk_buf_clk)", + " Object: dma_clk", + " Parameter", + " Property", + " Rule CLK_BUF.GBOX_TOP", + " Match", " Module: I_BUF_DS (i_buf_ds)", " Object: din_n", " Parameter", @@ -539,6 +625,11 @@ "Warning: Skip $ibuf$top.$ibuf_din_clk2 [I_BUF] because the config attribute is empty", "Warning: Skip $ibuf$top.$ibuf_din_serdes [I_BUF] because the config attribute is empty", "Warning: Skip $ibuf$top.$ibuf_din_serdes_clk_out [I_BUF] because the config attribute is empty", + "Warning: Skip $ibuf$top.$ibuf_dma_req [I_BUF] because the config attribute is empty", + "Warning: Skip $ibuf$top.$ibuf_dma_req_1 [I_BUF] because the config attribute is empty", + "Warning: Skip $ibuf$top.$ibuf_dma_req_2 [I_BUF] because the config attribute is empty", + "Warning: Skip $ibuf$top.$ibuf_dma_req_3 [I_BUF] because the config attribute is empty", + "Warning: Skip $ibuf$top.$ibuf_dma_rst_n [I_BUF] because the config attribute is empty", "Warning: Skip $ibuf$top.$ibuf_enable [I_BUF] because the location is not set", "Warning: Skip $ibuf$top.$ibuf_enable [I_BUF] because the location is not set", "Warning: Skip $ibuf$top.$ibuf_reset [I_BUF] because the config attribute is empty", @@ -550,6 +641,10 @@ "Warning: Skip $obuf$top.$obuf_delay_tap_3 [O_BUFT] because the config attribute is empty", "Warning: Skip $obuf$top.$obuf_delay_tap_4 [O_BUFT] because the config attribute is empty", "Warning: Skip $obuf$top.$obuf_delay_tap_5 [O_BUFT] because the config attribute is empty", + "Warning: Skip $obuf$top.$obuf_dma_ack [O_BUFT] because the config attribute is empty", + "Warning: Skip $obuf$top.$obuf_dma_ack_1 [O_BUFT] because the config attribute is empty", + "Warning: Skip $obuf$top.$obuf_dma_ack_2 [O_BUFT] because the config attribute is empty", + "Warning: Skip $obuf$top.$obuf_dma_ack_3 [O_BUFT] because the config attribute is empty", "Warning: Skip $obuf$top.$obuf_dout [O_BUFT] because the config attribute is empty", "Warning: Skip o_delay [O_DELAY] because the config attribute is empty", "Warning: Skip $obuf$top.$obuf_dout_clk2 [O_BUFT] because the config attribute is empty", @@ -559,6 +654,7 @@ "Warning: Skip boot_clock [BOOT_CLOCK] because the config attribute is empty", "Warning: Skip boot_clock [BOOT_CLOCK] because the config attribute is empty", "Warning: Skip pll_osc [PLL] because the config attribute is empty", + "Warning: Skip i_buf_clk [I_BUF] because the config attribute is empty", "Warning: Skip i_buf_ds [I_BUF_DS] because the config attribute is empty", "Warning: Skip i_ddr [I_DDR] because the config attribute is empty", "Warning: Skip o_buf_ds [O_BUFT_DS] because the config attribute is empty", @@ -813,7 +909,7 @@ "connectivity": { "CLK_IN": "clk1_buf", "CLK_OUT": "pll_clk", - "CLK_OUT_DIV4": "$delete_wire$499" + "CLK_OUT_DIV4": "$delete_wire$512" }, "parameters": { "DEV_FAMILY": "VIRGO", @@ -903,11 +999,11 @@ "module": "I_BUF", "name": "$ibuf$top.$ibuf_clk2", "location_object": "clk2", - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "linked_object": "clk2", "linked_objects": { "clk2": { - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "properties": { }, "config_attributes": [ @@ -949,11 +1045,11 @@ "module": "CLK_BUF", "name": "$clkbuf$top.$ibuf_clk2", "location_object": "clk2", - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "linked_object": "clk2", "linked_objects": { "clk2": { - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "properties": { "ROUTE_TO_FABRIC_CLK": "3" }, @@ -989,14 +1085,14 @@ "config_attributes": [ { "RX_CLOCK_IO": "1", - "__location__": "HR_5_CC_38_19P" + "__location__": "HR_5_CC_18_9P" }, { - "ROOT_MUX_SEL": "19", + "ROOT_MUX_SEL": "18", "__location__": "u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_3" }, { - "CORE_CLK_ROOT_SEL_B": "18", + "CORE_CLK_ROOT_SEL_A": "18", "__location__": "u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1" } ] @@ -1291,6 +1387,231 @@ "config_attributes": [ ] }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req", + "location_object": "dma_req[0]", + "location": "HR_5_20_10P", + "linked_object": "dma_req[0]", + "linked_objects": { + "dma_req[0]": { + "location": "HR_5_20_10P", + "properties": { + }, + "config_attributes": [ + { + "I_BUF": "WEAK_KEEPER==NONE" + }, + { + "I_BUF": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "dma_req[0]", + "O": "$ibuf_dma_req[0]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req_1", + "location_object": "dma_req[1]", + "location": "HR_5_21_10N", + "linked_object": "dma_req[1]", + "linked_objects": { + "dma_req[1]": { + "location": "HR_5_21_10N", + "properties": { + }, + "config_attributes": [ + { + "I_BUF": "WEAK_KEEPER==NONE" + }, + { + "I_BUF": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "dma_req[1]", + "O": "$ibuf_dma_req[1]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req_2", + "location_object": "dma_req[2]", + "location": "HR_5_22_11P", + "linked_object": "dma_req[2]", + "linked_objects": { + "dma_req[2]": { + "location": "HR_5_22_11P", + "properties": { + }, + "config_attributes": [ + { + "I_BUF": "WEAK_KEEPER==NONE" + }, + { + "I_BUF": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "dma_req[2]", + "O": "$ibuf_dma_req[2]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req_3", + "location_object": "dma_req[3]", + "location": "HR_5_23_11N", + "linked_object": "dma_req[3]", + "linked_objects": { + "dma_req[3]": { + "location": "HR_5_23_11N", + "properties": { + }, + "config_attributes": [ + { + "I_BUF": "WEAK_KEEPER==NONE" + }, + { + "I_BUF": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "dma_req[3]", + "O": "$ibuf_dma_req[3]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_rst_n", + "location_object": "dma_rst_n", + "location": "HR_5_29_14N", + "linked_object": "dma_rst_n", + "linked_objects": { + "dma_rst_n": { + "location": "HR_5_29_14N", + "properties": { + }, + "config_attributes": [ + { + "I_BUF": "WEAK_KEEPER==NONE" + }, + { + "I_BUF": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "dma_rst_n", + "O": "$ibuf_dma_rst_n" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, { "module": "I_BUF", "name": "$ibuf$top.$ibuf_enable", @@ -1709,6 +2030,170 @@ "config_attributes": [ ] }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack", + "location_object": "dma_ack[0]", + "location": "HR_5_24_12P", + "linked_object": "dma_ack[0]", + "linked_objects": { + "dma_ack[0]": { + "location": "HR_5_24_12P", + "properties": { + }, + "config_attributes": [ + { + "O_BUFT": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[0]", + "O": "dma_ack[0]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack_1", + "location_object": "dma_ack[1]", + "location": "HR_5_25_12N", + "linked_object": "dma_ack[1]", + "linked_objects": { + "dma_ack[1]": { + "location": "HR_5_25_12N", + "properties": { + }, + "config_attributes": [ + { + "O_BUFT": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[1]", + "O": "dma_ack[1]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack_2", + "location_object": "dma_ack[2]", + "location": "HR_5_26_13P", + "linked_object": "dma_ack[2]", + "linked_objects": { + "dma_ack[2]": { + "location": "HR_5_26_13P", + "properties": { + }, + "config_attributes": [ + { + "O_BUFT": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[2]", + "O": "dma_ack[2]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack_3", + "location_object": "dma_ack[3]", + "location": "HR_5_27_13N", + "linked_object": "dma_ack[3]", + "linked_objects": { + "dma_ack[3]": { + "location": "HR_5_27_13N", + "properties": { + }, + "config_attributes": [ + { + "O_BUFT": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[3]", + "O": "dma_ack[3]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, { "module": "O_BUFT", "name": "$obuf$top.$obuf_dout", @@ -2086,6 +2571,107 @@ } ] }, + { + "module": "I_BUF", + "name": "i_buf_clk", + "location_object": "dma_clk", + "location": "HR_5_28_14P", + "linked_object": "dma_clk", + "linked_objects": { + "dma_clk": { + "location": "HR_5_28_14P", + "properties": { + }, + "config_attributes": [ + { + "I_BUF": "WEAK_KEEPER==DEFAULT" + }, + { + "I_BUF": "IOSTANDARD==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "dma_clk", + "O": "ibuf_dma_clk" + }, + "parameters": { + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + "CLK_BUF" + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__pin_is_valid__,__check_pin_resource__", + "config_attributes": [ + ] + }, + { + "module": "CLK_BUF", + "name": "clk_buf_clk", + "location_object": "dma_clk", + "location": "HR_5_28_14P", + "linked_object": "dma_clk", + "linked_objects": { + "dma_clk": { + "location": "HR_5_28_14P", + "properties": { + "ROUTE_TO_FABRIC_CLK": "6" + }, + "config_attributes": [ + { + "CLK_BUF": "GBOX_TOP_SRC==DEFAULT" + } + ] + } + }, + "connectivity": { + "I": "ibuf_dma_clk", + "O": "clkbuf_dma_clk" + }, + "parameters": { + "ROUTE_TO_FABRIC_CLK": "6" + }, + "flags": [ + "CLK_BUF", + "PIN_CLOCK_CORE_ONLY" + ], + "pre_primitive": "I_BUF", + "post_primitives": [ + ], + "route_clock_to": { + }, + "route_clock_result": { + }, + "errors": [ + ], + "__validation__": true, + "__validation_msg__": "Pass:__clock_pin_is_valid__", + "config_attributes": [ + { + "RX_CLOCK_IO": "1", + "__location__": "HR_5_28_14P" + }, + { + "ROOT_MUX_SEL": "19", + "__location__": "u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_6" + }, + { + "CORE_CLK_ROOT_SEL_B": "8", + "__location__": "u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1" + } + ] + }, { "module": "I_BUF_DS", "name": "i_buf_ds", @@ -2424,7 +3010,7 @@ "location": "__SKIP_LOCATION_CHECK__:FABRIC_CLKBUF#0", "properties": { "ROUTE_FROM_FABRIC_CLK": "0", - "ROUTE_TO_FABRIC_CLK": "6" + "ROUTE_TO_FABRIC_CLK": "7" }, "config_attributes": [ ] @@ -2436,7 +3022,7 @@ }, "parameters": { "ROUTE_FROM_FABRIC_CLK": "0", - "ROUTE_TO_FABRIC_CLK": "6" + "ROUTE_TO_FABRIC_CLK": "7" }, "flags": [ "FCLK_BUF" @@ -2455,7 +3041,7 @@ "config_attributes": [ { "ROOT_MUX_SEL": "44", - "__location__": "u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_6" + "__location__": "u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_7" } ] } diff --git a/tests/unittest/ModelConfig/golden/model_config_io_bitstream.backdoor.txt b/tests/unittest/ModelConfig/golden/model_config_io_bitstream.backdoor.txt index c6354983e..b13bceff9 100644 --- a/tests/unittest/ModelConfig/golden/model_config_io_bitstream.backdoor.txt +++ b/tests/unittest/ModelConfig/golden/model_config_io_bitstream.backdoor.txt @@ -122,7 +122,7 @@ force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_0.u_gbox_io_cfg_A[0].control force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[19].control = 42'b000000000000000000000000000000000000100000; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_19 [Customer Name: HR_5_CC_38_19P] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[19].control = 42'b000100000110000000000100000000001000100011; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[19].control = 42'b000000000000000000000000000000000000100000; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_18 [Customer Name: HR_5_37_18N] force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[18].control = 42'b000000000000000000000000000000000000100000; @@ -149,40 +149,40 @@ force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[15].contro force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[15].control = 42'b000000000000000000000000000000000000100000; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_14 [Customer Name: HR_5_29_14N] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[14].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[14].control = 42'b000100000010000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_14 [Customer Name: HR_5_28_14P] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[14].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[14].control = 42'b000100000110000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_13 [Customer Name: HR_5_27_13N] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[13].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[13].control = 42'b000100000001000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_13 [Customer Name: HR_5_26_13P] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[13].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[13].control = 42'b000100000001000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_12 [Customer Name: HR_5_25_12N] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[12].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[12].control = 42'b000100000001000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_12 [Customer Name: HR_5_24_12P] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[12].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[12].control = 42'b000100000001000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_11 [Customer Name: HR_5_23_11N] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[11].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[11].control = 42'b000100000010000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_11 [Customer Name: HR_5_22_11P] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[11].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[11].control = 42'b000100000010000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_10 [Customer Name: HR_5_21_10N] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[10].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[10].control = 42'b000100000010000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_10 [Customer Name: HR_5_20_10P] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[10].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[10].control = 42'b000100000010000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_9 [Customer Name: HR_5_CC_19_9N] force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[9].control = 42'b000000000000000000000000000000000000100000; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_9 [Customer Name: HR_5_CC_18_9P] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[9].control = 42'b000000000000000000000000000000000000100000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_A[9].control = 42'b000100000110000000000100000000001000100011; // u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_8 [Customer Name: HR_5_17_8N] force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_hv_40_EW_1.u_gbox_io_cfg_B[8].control = 42'b000000000000000000000000000000000000100000; @@ -248,7 +248,7 @@ force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_vco_fask_cfg.control[11:0] = 12'b0000 force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_vco_fask_cfg.control[31:12] = 20'b00000000000000000000; // u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1 [Customer Name: ] -force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_vco_fask_cfg.control[51:32] = 20'b00000100100000000000; +force u_dut.u_gbox_hv_VR_EW_BANK_x2.u_gbox_vco_fask_cfg.control[51:32] = 20'b10010010000000000000; // u_GBOX_HP_40X2.u_HP_GBOX_BK1_B_19 [Customer Name: HP_2_CC_39_19N] force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_hp_40_NS_1.u_gbox_io_cfg_B[19].control = 42'b000000000000000000000000000000000000100000; @@ -512,7 +512,7 @@ force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[63:58] = 6'b000000; force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[69:64] = 6'b100000; // u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_3 [Customer Name: ] -force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[75:70] = 6'b010011; +force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[75:70] = 6'b010010; // u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_4 [Customer Name: ] force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[81:76] = 6'b001110; @@ -521,10 +521,10 @@ force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[81:76] = 6'b001110; force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[87:82] = 6'b100100; // u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_6 [Customer Name: ] -force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[93:88] = 6'b101100; +force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[93:88] = 6'b010011; // u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_7 [Customer Name: ] -force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[99:94] = 6'b111111; +force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[99:94] = 6'b101100; // u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_8 [Customer Name: ] force u_dut.u_gbox_hp_NS_BANK_x2.u_gbox_vco_fask_cfg.control[105:100] = 6'b111111; diff --git a/tests/unittest/ModelConfig/golden/model_config_io_bitstream.detail.bit b/tests/unittest/ModelConfig/golden/model_config_io_bitstream.detail.bit index 54632a09d..a3aeb186a 100644 --- a/tests/unittest/ModelConfig/golden/model_config_io_bitstream.detail.bit +++ b/tests/unittest/ModelConfig/golden/model_config_io_bitstream.detail.bit @@ -989,28 +989,28 @@ Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_19 [HR_5_CC_39_19N] MC - Addr: 0x000006B6, Size: 4, Value: (0x00000000) 0 Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_19 [HR_5_CC_38_19P] Attributes: - RATE - Addr: 0x000006BA, Size: 4, Value: (0x00000003) 3 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - MASTER_SLAVE - Addr: 0x000006BE, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - PEER_IS_ON - Addr: 0x000006BF, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RATE - Addr: 0x000006BA, Size: 4, Value: (0x00000000) 0 + MASTER_SLAVE - Addr: 0x000006BE, Size: 1, Value: (0x00000000) 0 + PEER_IS_ON - Addr: 0x000006BF, Size: 1, Value: (0x00000001) 1 TX_CLOCK_IO - Addr: 0x000006C0, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x000006C1, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - TX_BYPASS - Addr: 0x000006C3, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT], $clkbuf$top.$ibuf_clk2 [CLK_BUF] [CLK_BUF:GBOX_TOP_SRC==DEFAULT] } - TX_CLK_PHASE - Addr: 0x000006C4, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_DDR_MODE - Addr: 0x000006C1, Size: 2, Value: (0x00000000) 0 + TX_BYPASS - Addr: 0x000006C3, Size: 1, Value: (0x00000000) 0 + TX_CLK_PHASE - Addr: 0x000006C4, Size: 2, Value: (0x00000000) 0 TX_DLY - Addr: 0x000006C6, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x000006CC, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - RX_BYPASS - Addr: 0x000006CE, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT], $clkbuf$top.$ibuf_clk2 [CLK_BUF] [CLK_BUF:GBOX_TOP_SRC==DEFAULT] } + RX_DDR_MODE - Addr: 0x000006CC, Size: 2, Value: (0x00000000) 0 + RX_BYPASS - Addr: 0x000006CE, Size: 1, Value: (0x00000000) 0 RX_DLY - Addr: 0x000006CF, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x000006D5, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - RX_MIPI_MODE - Addr: 0x000006D7, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_DPA_MODE - Addr: 0x000006D5, Size: 2, Value: (0x00000000) 0 + RX_MIPI_MODE - Addr: 0x000006D7, Size: 1, Value: (0x00000000) 0 TX_MODE - Addr: 0x000006D8, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x000006D9, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - RX_CLOCK_IO - Addr: 0x000006DA, Size: 1, Value: (0x00000001) 1 { $clkbuf$top.$ibuf_clk2 [CLK_BUF] [RX_CLOCK_IO:1] } - DFEN - Addr: 0x000006DB, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - SR - Addr: 0x000006DC, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - PE - Addr: 0x000006DD, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } - PUD - Addr: 0x000006DE, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } - DFODTEN - Addr: 0x000006DF, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } - MC - Addr: 0x000006E0, Size: 4, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MODE - Addr: 0x000006D9, Size: 1, Value: (0x00000000) 0 + RX_CLOCK_IO - Addr: 0x000006DA, Size: 1, Value: (0x00000000) 0 + DFEN - Addr: 0x000006DB, Size: 1, Value: (0x00000000) 0 + SR - Addr: 0x000006DC, Size: 1, Value: (0x00000000) 0 + PE - Addr: 0x000006DD, Size: 1, Value: (0x00000000) 0 + PUD - Addr: 0x000006DE, Size: 1, Value: (0x00000000) 0 + DFODTEN - Addr: 0x000006DF, Size: 1, Value: (0x00000000) 0 + MC - Addr: 0x000006E0, Size: 4, Value: (0x00000000) 0 Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_18 [HR_5_37_18N] Attributes: RATE - Addr: 0x000006E4, Size: 4, Value: (0x00000000) 0 @@ -1205,244 +1205,244 @@ Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_15 [HR_5_30_15P] MC - Addr: 0x00000830, Size: 4, Value: (0x00000000) 0 Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_14 [HR_5_29_14N] Attributes: - RATE - Addr: 0x00000834, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x00000838, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x00000839, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x00000834, Size: 4, Value: (0x00000003) 3 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x00000838, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x00000839, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x0000083A, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x0000083B, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x0000083D, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x0000083E, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x0000083B, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x0000083D, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x0000083E, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x00000840, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x00000846, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x00000848, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x00000846, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x00000848, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x00000849, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x0000084F, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x00000851, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x0000084F, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x00000851, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_MODE - Addr: 0x00000852, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x00000853, Size: 1, Value: (0x00000000) 0 + RX_MODE - Addr: 0x00000853, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_CLOCK_IO - Addr: 0x00000854, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x00000855, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x00000856, Size: 1, Value: (0x00000000) 0 - PE - Addr: 0x00000857, Size: 1, Value: (0x00000000) 0 - PUD - Addr: 0x00000858, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x00000859, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x0000085A, Size: 4, Value: (0x00000000) 0 + DFEN - Addr: 0x00000855, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + SR - Addr: 0x00000856, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PE - Addr: 0x00000857, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + PUD - Addr: 0x00000858, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + DFODTEN - Addr: 0x00000859, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MC - Addr: 0x0000085A, Size: 4, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_rst_n [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_14 [HR_5_28_14P] Attributes: - RATE - Addr: 0x0000085E, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x00000862, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x00000863, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x0000085E, Size: 4, Value: (0x00000003) 3 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x00000862, Size: 1, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x00000863, Size: 1, Value: (0x00000001) 1 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x00000864, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x00000865, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x00000867, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x00000868, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x00000865, Size: 2, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x00000867, Size: 1, Value: (0x00000001) 1 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT], clk_buf_clk [CLK_BUF] [CLK_BUF:GBOX_TOP_SRC==DEFAULT] } + TX_CLK_PHASE - Addr: 0x00000868, Size: 2, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x0000086A, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x00000870, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x00000872, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x00000870, Size: 2, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x00000872, Size: 1, Value: (0x00000001) 1 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT], clk_buf_clk [CLK_BUF] [CLK_BUF:GBOX_TOP_SRC==DEFAULT] } RX_DLY - Addr: 0x00000873, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x00000879, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x0000087B, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x00000879, Size: 2, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x0000087B, Size: 1, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_MODE - Addr: 0x0000087C, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x0000087D, Size: 1, Value: (0x00000000) 0 - RX_CLOCK_IO - Addr: 0x0000087E, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x0000087F, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x00000880, Size: 1, Value: (0x00000000) 0 - PE - Addr: 0x00000881, Size: 1, Value: (0x00000000) 0 - PUD - Addr: 0x00000882, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x00000883, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x00000884, Size: 4, Value: (0x00000000) 0 + RX_MODE - Addr: 0x0000087D, Size: 1, Value: (0x00000001) 1 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_CLOCK_IO - Addr: 0x0000087E, Size: 1, Value: (0x00000001) 1 { clk_buf_clk [CLK_BUF] [RX_CLOCK_IO:1] } + DFEN - Addr: 0x0000087F, Size: 1, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + SR - Addr: 0x00000880, Size: 1, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PE - Addr: 0x00000881, Size: 1, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:WEAK_KEEPER==DEFAULT] } + PUD - Addr: 0x00000882, Size: 1, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:WEAK_KEEPER==DEFAULT] } + DFODTEN - Addr: 0x00000883, Size: 1, Value: (0x00000000) 0 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MC - Addr: 0x00000884, Size: 4, Value: (0x00000001) 1 { i_buf_clk [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_13 [HR_5_27_13N] Attributes: - RATE - Addr: 0x00000888, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x0000088C, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x0000088D, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x00000888, Size: 4, Value: (0x00000003) 3 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x0000088C, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x0000088D, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x0000088E, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x0000088F, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x00000891, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x00000892, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x0000088F, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x00000891, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x00000892, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x00000894, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x0000089A, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x0000089C, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x0000089A, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x0000089C, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x0000089D, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x000008A3, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x000008A5, Size: 1, Value: (0x00000000) 0 - TX_MODE - Addr: 0x000008A6, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x000008A3, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x000008A5, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_MODE - Addr: 0x000008A6, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_MODE - Addr: 0x000008A7, Size: 1, Value: (0x00000000) 0 RX_CLOCK_IO - Addr: 0x000008A8, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x000008A9, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x000008AA, Size: 1, Value: (0x00000000) 0 + DFEN - Addr: 0x000008A9, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + SR - Addr: 0x000008AA, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } PE - Addr: 0x000008AB, Size: 1, Value: (0x00000000) 0 PUD - Addr: 0x000008AC, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x000008AD, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x000008AE, Size: 4, Value: (0x00000000) 0 + DFODTEN - Addr: 0x000008AD, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MC - Addr: 0x000008AE, Size: 4, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_3 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_13 [HR_5_26_13P] Attributes: - RATE - Addr: 0x000008B2, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x000008B6, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x000008B7, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x000008B2, Size: 4, Value: (0x00000003) 3 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x000008B6, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x000008B7, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x000008B8, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x000008B9, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x000008BB, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x000008BC, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x000008B9, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x000008BB, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x000008BC, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x000008BE, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x000008C4, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x000008C6, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x000008C4, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x000008C6, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x000008C7, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x000008CD, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x000008CF, Size: 1, Value: (0x00000000) 0 - TX_MODE - Addr: 0x000008D0, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x000008CD, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x000008CF, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_MODE - Addr: 0x000008D0, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_MODE - Addr: 0x000008D1, Size: 1, Value: (0x00000000) 0 RX_CLOCK_IO - Addr: 0x000008D2, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x000008D3, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x000008D4, Size: 1, Value: (0x00000000) 0 + DFEN - Addr: 0x000008D3, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + SR - Addr: 0x000008D4, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } PE - Addr: 0x000008D5, Size: 1, Value: (0x00000000) 0 PUD - Addr: 0x000008D6, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x000008D7, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x000008D8, Size: 4, Value: (0x00000000) 0 + DFODTEN - Addr: 0x000008D7, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MC - Addr: 0x000008D8, Size: 4, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_2 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_12 [HR_5_25_12N] Attributes: - RATE - Addr: 0x000008DC, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x000008E0, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x000008E1, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x000008DC, Size: 4, Value: (0x00000003) 3 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x000008E0, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x000008E1, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x000008E2, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x000008E3, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x000008E5, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x000008E6, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x000008E3, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x000008E5, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x000008E6, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x000008E8, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x000008EE, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x000008F0, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x000008EE, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x000008F0, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x000008F1, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x000008F7, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x000008F9, Size: 1, Value: (0x00000000) 0 - TX_MODE - Addr: 0x000008FA, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x000008F7, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x000008F9, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_MODE - Addr: 0x000008FA, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_MODE - Addr: 0x000008FB, Size: 1, Value: (0x00000000) 0 RX_CLOCK_IO - Addr: 0x000008FC, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x000008FD, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x000008FE, Size: 1, Value: (0x00000000) 0 + DFEN - Addr: 0x000008FD, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + SR - Addr: 0x000008FE, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } PE - Addr: 0x000008FF, Size: 1, Value: (0x00000000) 0 PUD - Addr: 0x00000900, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x00000901, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x00000902, Size: 4, Value: (0x00000000) 0 + DFODTEN - Addr: 0x00000901, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MC - Addr: 0x00000902, Size: 4, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack_1 [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_12 [HR_5_24_12P] Attributes: - RATE - Addr: 0x00000906, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x0000090A, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x0000090B, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x00000906, Size: 4, Value: (0x00000003) 3 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x0000090A, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x0000090B, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x0000090C, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x0000090D, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x0000090F, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x00000910, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x0000090D, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x0000090F, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x00000910, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x00000912, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x00000918, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x0000091A, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x00000918, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x0000091A, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x0000091B, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x00000921, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x00000923, Size: 1, Value: (0x00000000) 0 - TX_MODE - Addr: 0x00000924, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x00000921, Size: 2, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x00000923, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + TX_MODE - Addr: 0x00000924, Size: 1, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } RX_MODE - Addr: 0x00000925, Size: 1, Value: (0x00000000) 0 RX_CLOCK_IO - Addr: 0x00000926, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x00000927, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x00000928, Size: 1, Value: (0x00000000) 0 + DFEN - Addr: 0x00000927, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + SR - Addr: 0x00000928, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } PE - Addr: 0x00000929, Size: 1, Value: (0x00000000) 0 PUD - Addr: 0x0000092A, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x0000092B, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x0000092C, Size: 4, Value: (0x00000000) 0 + DFODTEN - Addr: 0x0000092B, Size: 1, Value: (0x00000000) 0 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } + MC - Addr: 0x0000092C, Size: 4, Value: (0x00000001) 1 { $obuf$top.$obuf_dma_ack [O_BUFT] [O_BUFT:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_11 [HR_5_23_11N] Attributes: - RATE - Addr: 0x00000930, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x00000934, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x00000935, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x00000930, Size: 4, Value: (0x00000003) 3 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x00000934, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x00000935, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x00000936, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x00000937, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x00000939, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x0000093A, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x00000937, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x00000939, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x0000093A, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x0000093C, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x00000942, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x00000944, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x00000942, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x00000944, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x00000945, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x0000094B, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x0000094D, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x0000094B, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x0000094D, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_MODE - Addr: 0x0000094E, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x0000094F, Size: 1, Value: (0x00000000) 0 + RX_MODE - Addr: 0x0000094F, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_CLOCK_IO - Addr: 0x00000950, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x00000951, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x00000952, Size: 1, Value: (0x00000000) 0 - PE - Addr: 0x00000953, Size: 1, Value: (0x00000000) 0 - PUD - Addr: 0x00000954, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x00000955, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x00000956, Size: 4, Value: (0x00000000) 0 + DFEN - Addr: 0x00000951, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + SR - Addr: 0x00000952, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PE - Addr: 0x00000953, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + PUD - Addr: 0x00000954, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + DFODTEN - Addr: 0x00000955, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MC - Addr: 0x00000956, Size: 4, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_3 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_11 [HR_5_22_11P] Attributes: - RATE - Addr: 0x0000095A, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x0000095E, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x0000095F, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x0000095A, Size: 4, Value: (0x00000003) 3 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x0000095E, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x0000095F, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x00000960, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x00000961, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x00000963, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x00000964, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x00000961, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x00000963, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x00000964, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x00000966, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x0000096C, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x0000096E, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x0000096C, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x0000096E, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x0000096F, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x00000975, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x00000977, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x00000975, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x00000977, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_MODE - Addr: 0x00000978, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x00000979, Size: 1, Value: (0x00000000) 0 + RX_MODE - Addr: 0x00000979, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_CLOCK_IO - Addr: 0x0000097A, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x0000097B, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x0000097C, Size: 1, Value: (0x00000000) 0 - PE - Addr: 0x0000097D, Size: 1, Value: (0x00000000) 0 - PUD - Addr: 0x0000097E, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x0000097F, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x00000980, Size: 4, Value: (0x00000000) 0 + DFEN - Addr: 0x0000097B, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + SR - Addr: 0x0000097C, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PE - Addr: 0x0000097D, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + PUD - Addr: 0x0000097E, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + DFODTEN - Addr: 0x0000097F, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MC - Addr: 0x00000980, Size: 4, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_10 [HR_5_21_10N] Attributes: - RATE - Addr: 0x00000984, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x00000988, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x00000989, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x00000984, Size: 4, Value: (0x00000003) 3 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x00000988, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x00000989, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x0000098A, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x0000098B, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x0000098D, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x0000098E, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x0000098B, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x0000098D, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x0000098E, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x00000990, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x00000996, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x00000998, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x00000996, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x00000998, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x00000999, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x0000099F, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x000009A1, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x0000099F, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x000009A1, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_MODE - Addr: 0x000009A2, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x000009A3, Size: 1, Value: (0x00000000) 0 + RX_MODE - Addr: 0x000009A3, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_CLOCK_IO - Addr: 0x000009A4, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x000009A5, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x000009A6, Size: 1, Value: (0x00000000) 0 - PE - Addr: 0x000009A7, Size: 1, Value: (0x00000000) 0 - PUD - Addr: 0x000009A8, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x000009A9, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x000009AA, Size: 4, Value: (0x00000000) 0 + DFEN - Addr: 0x000009A5, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + SR - Addr: 0x000009A6, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PE - Addr: 0x000009A7, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + PUD - Addr: 0x000009A8, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + DFODTEN - Addr: 0x000009A9, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MC - Addr: 0x000009AA, Size: 4, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req_1 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_10 [HR_5_20_10P] Attributes: - RATE - Addr: 0x000009AE, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x000009B2, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x000009B3, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x000009AE, Size: 4, Value: (0x00000003) 3 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x000009B2, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x000009B3, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x000009B4, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x000009B5, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x000009B7, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x000009B8, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x000009B5, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x000009B7, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_CLK_PHASE - Addr: 0x000009B8, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x000009BA, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x000009C0, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x000009C2, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x000009C0, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x000009C2, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_DLY - Addr: 0x000009C3, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x000009C9, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x000009CB, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x000009C9, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x000009CB, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_MODE - Addr: 0x000009CC, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x000009CD, Size: 1, Value: (0x00000000) 0 + RX_MODE - Addr: 0x000009CD, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } RX_CLOCK_IO - Addr: 0x000009CE, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x000009CF, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x000009D0, Size: 1, Value: (0x00000000) 0 - PE - Addr: 0x000009D1, Size: 1, Value: (0x00000000) 0 - PUD - Addr: 0x000009D2, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x000009D3, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x000009D4, Size: 4, Value: (0x00000000) 0 + DFEN - Addr: 0x000009CF, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + SR - Addr: 0x000009D0, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PE - Addr: 0x000009D1, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + PUD - Addr: 0x000009D2, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + DFODTEN - Addr: 0x000009D3, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MC - Addr: 0x000009D4, Size: 4, Value: (0x00000001) 1 { $ibuf$top.$ibuf_dma_req [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_9 [HR_5_CC_19_9N] Attributes: RATE - Addr: 0x000009D8, Size: 4, Value: (0x00000000) 0 @@ -1469,28 +1469,28 @@ Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_9 [HR_5_CC_19_9N] MC - Addr: 0x000009FE, Size: 4, Value: (0x00000000) 0 Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_A_9 [HR_5_CC_18_9P] Attributes: - RATE - Addr: 0x00000A02, Size: 4, Value: (0x00000000) 0 - MASTER_SLAVE - Addr: 0x00000A06, Size: 1, Value: (0x00000000) 0 - PEER_IS_ON - Addr: 0x00000A07, Size: 1, Value: (0x00000001) 1 + RATE - Addr: 0x00000A02, Size: 4, Value: (0x00000003) 3 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MASTER_SLAVE - Addr: 0x00000A06, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PEER_IS_ON - Addr: 0x00000A07, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_CLOCK_IO - Addr: 0x00000A08, Size: 1, Value: (0x00000000) 0 - TX_DDR_MODE - Addr: 0x00000A09, Size: 2, Value: (0x00000000) 0 - TX_BYPASS - Addr: 0x00000A0B, Size: 1, Value: (0x00000000) 0 - TX_CLK_PHASE - Addr: 0x00000A0C, Size: 2, Value: (0x00000000) 0 + TX_DDR_MODE - Addr: 0x00000A09, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + TX_BYPASS - Addr: 0x00000A0B, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT], $clkbuf$top.$ibuf_clk2 [CLK_BUF] [CLK_BUF:GBOX_TOP_SRC==DEFAULT] } + TX_CLK_PHASE - Addr: 0x00000A0C, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_DLY - Addr: 0x00000A0E, Size: 6, Value: (0x00000000) 0 - RX_DDR_MODE - Addr: 0x00000A14, Size: 2, Value: (0x00000000) 0 - RX_BYPASS - Addr: 0x00000A16, Size: 1, Value: (0x00000000) 0 + RX_DDR_MODE - Addr: 0x00000A14, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_BYPASS - Addr: 0x00000A16, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT], $clkbuf$top.$ibuf_clk2 [CLK_BUF] [CLK_BUF:GBOX_TOP_SRC==DEFAULT] } RX_DLY - Addr: 0x00000A17, Size: 6, Value: (0x00000000) 0 - RX_DPA_MODE - Addr: 0x00000A1D, Size: 2, Value: (0x00000000) 0 - RX_MIPI_MODE - Addr: 0x00000A1F, Size: 1, Value: (0x00000000) 0 + RX_DPA_MODE - Addr: 0x00000A1D, Size: 2, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_MIPI_MODE - Addr: 0x00000A1F, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } TX_MODE - Addr: 0x00000A20, Size: 1, Value: (0x00000000) 0 - RX_MODE - Addr: 0x00000A21, Size: 1, Value: (0x00000000) 0 - RX_CLOCK_IO - Addr: 0x00000A22, Size: 1, Value: (0x00000000) 0 - DFEN - Addr: 0x00000A23, Size: 1, Value: (0x00000000) 0 - SR - Addr: 0x00000A24, Size: 1, Value: (0x00000000) 0 - PE - Addr: 0x00000A25, Size: 1, Value: (0x00000000) 0 - PUD - Addr: 0x00000A26, Size: 1, Value: (0x00000000) 0 - DFODTEN - Addr: 0x00000A27, Size: 1, Value: (0x00000000) 0 - MC - Addr: 0x00000A28, Size: 4, Value: (0x00000000) 0 + RX_MODE - Addr: 0x00000A21, Size: 1, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + RX_CLOCK_IO - Addr: 0x00000A22, Size: 1, Value: (0x00000001) 1 { $clkbuf$top.$ibuf_clk2 [CLK_BUF] [RX_CLOCK_IO:1] } + DFEN - Addr: 0x00000A23, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + SR - Addr: 0x00000A24, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + PE - Addr: 0x00000A25, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + PUD - Addr: 0x00000A26, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:WEAK_KEEPER==NONE] } + DFODTEN - Addr: 0x00000A27, Size: 1, Value: (0x00000000) 0 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } + MC - Addr: 0x00000A28, Size: 4, Value: (0x00000001) 1 { $ibuf$top.$ibuf_clk2 [I_BUF] [I_BUF:IOSTANDARD==DEFAULT] } Block u_GBOX_HV_40X2_VR.u_HV_GBOX_BK1_B_8 [HR_5_17_8N] Attributes: RATE - Addr: 0x00000A2C, Size: 4, Value: (0x00000000) 0 @@ -1951,8 +1951,8 @@ Block u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1 [] Attributes: CDR_CLK_ROOT_SEL_B - Addr: 0x00000D42, Size: 5, Value: (0x00000000) 0 CDR_CLK_ROOT_SEL_A - Addr: 0x00000D47, Size: 5, Value: (0x00000000) 0 - CORE_CLK_ROOT_SEL_B - Addr: 0x00000D4C, Size: 5, Value: (0x00000012) 18 { $clkbuf$top.$ibuf_clk2 [CLK_BUF] [CORE_CLK_ROOT_SEL_B:18] [from HR_5_CC_38_19P] } - CORE_CLK_ROOT_SEL_A - Addr: 0x00000D51, Size: 5, Value: (0x00000000) 0 + CORE_CLK_ROOT_SEL_B - Addr: 0x00000D4C, Size: 5, Value: (0x00000008) 8 { clk_buf_clk [CLK_BUF] [CORE_CLK_ROOT_SEL_B:8] [from HR_5_28_14P] } + CORE_CLK_ROOT_SEL_A - Addr: 0x00000D51, Size: 5, Value: (0x00000012) 18 { $clkbuf$top.$ibuf_clk2 [CLK_BUF] [CORE_CLK_ROOT_SEL_A:18] [from HR_5_CC_18_9P] } Block u_GBOX_HP_40X2.u_HP_GBOX_BK1_B_19 [HP_2_CC_39_19N] Attributes: RATE - Addr: 0x00000D56, Size: 4, Value: (0x00000000) 0 @@ -3918,7 +3918,7 @@ Block u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_2 [] ROOT_MUX_SEL - Addr: 0x00001ABC, Size: 6, Value: (0x00000020) 32 { pll [PLL] [ROOT_MUX_SEL:32] [from HP_1_CC_18_9P] } Block u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_3 [] Attributes: - ROOT_MUX_SEL - Addr: 0x00001AC2, Size: 6, Value: (0x00000013) 19 { $clkbuf$top.$ibuf_clk2 [CLK_BUF] [ROOT_MUX_SEL:19] [from HR_5_CC_38_19P] } + ROOT_MUX_SEL - Addr: 0x00001AC2, Size: 6, Value: (0x00000012) 18 { $clkbuf$top.$ibuf_clk2 [CLK_BUF] [ROOT_MUX_SEL:18] [from HR_5_CC_18_9P] } Block u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_4 [] Attributes: ROOT_MUX_SEL - Addr: 0x00001AC8, Size: 6, Value: (0x0000000E) 14 { i_serdes [I_SERDES] [ROOT_MUX_SEL:14] [from HR_2_0_0P] } @@ -3927,10 +3927,10 @@ Block u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_5 [] ROOT_MUX_SEL - Addr: 0x00001ACE, Size: 6, Value: (0x00000024) 36 { pll_osc [PLL] [ROOT_MUX_SEL:36] [from __SKIP_LOCATION_CHECK__:BOOT_CLOCK#0] } Block u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_6 [] Attributes: - ROOT_MUX_SEL - Addr: 0x00001AD4, Size: 6, Value: (0x0000002C) 44 { $clkbuf$top.clk0_div [FCLK_BUF] [ROOT_MUX_SEL:44] [from __SKIP_LOCATION_CHECK__:FABRIC_CLKBUF#0] } + ROOT_MUX_SEL - Addr: 0x00001AD4, Size: 6, Value: (0x00000013) 19 { clk_buf_clk [CLK_BUF] [ROOT_MUX_SEL:19] [from HR_5_28_14P] } Block u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_7 [] Attributes: - ROOT_MUX_SEL - Addr: 0x00001ADA, Size: 6, Value: (0x0000003F) 63 + ROOT_MUX_SEL - Addr: 0x00001ADA, Size: 6, Value: (0x0000002C) 44 { $clkbuf$top.clk0_div [FCLK_BUF] [ROOT_MUX_SEL:44] [from __SKIP_LOCATION_CHECK__:FABRIC_CLKBUF#0] } Block u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_8 [] Attributes: ROOT_MUX_SEL - Addr: 0x00001AE0, Size: 6, Value: (0x0000003F) 63 diff --git a/tests/unittest/ModelConfig/golden/positive_io_routing.json b/tests/unittest/ModelConfig/golden/positive_io_routing.json index 4e7767f3d..c93d2817b 100644 --- a/tests/unittest/ModelConfig/golden/positive_io_routing.json +++ b/tests/unittest/ModelConfig/golden/positive_io_routing.json @@ -693,9 +693,9 @@ "status": true }, { - "feature": "Core Clock: module CLK_BUF $clkbuf$top.$ibuf_clk2 port O (location: HR_5_CC_38_19P) -> core clock slot[3]", + "feature": "Core Clock: module CLK_BUF $clkbuf$top.$ibuf_clk2 port O (location: HR_5_CC_18_9P) -> core clock slot[3]", "comments": [], - "source": "Virgo->HR_5_CC_38_19P", + "source": "Virgo->HR_5_CC_18_9P", "destinations": [ "Virgo->fabric_clk[3]" ], @@ -712,16 +712,16 @@ "msgs": [], "potential paths": [ [ - "Virgo->HR_5_CC_38_19P", - "Virgo.hvr_40x2->bank1_rx_in[38]", - "Virgo.hvr_40x2.bank1_hpio->rx_in[38]", - "Virgo.hvr_40x2.bank1_hpio.gearbox_P[19]->rx_in", - "Virgo.hvr_40x2.bank1_hpio.gearbox_P[19]->core_clk", - "Virgo.hvr_40x2.bank1_hpio->core_clk[38]", - "Virgo.hvr_40x2.bank1_root_bank_clkmux->core_clk_in[38]", - "Virgo.hvr_40x2.bank1_root_bank_clkmux->core_clk[1]", - "Virgo.hvr_40x2->bank1_root_core_clk[1]", - "Virgo.hp_40x2->hvr_bank1_root_core_clk[1]", + "Virgo->HR_5_CC_18_9P", + "Virgo.hvr_40x2->bank1_rx_in[18]", + "Virgo.hvr_40x2.bank1_hpio->rx_in[18]", + "Virgo.hvr_40x2.bank1_hpio.gearbox_P[9]->rx_in", + "Virgo.hvr_40x2.bank1_hpio.gearbox_P[9]->core_clk", + "Virgo.hvr_40x2.bank1_hpio->core_clk[18]", + "Virgo.hvr_40x2.bank1_root_bank_clkmux->core_clk_in[18]", + "Virgo.hvr_40x2.bank1_root_bank_clkmux->core_clk[0]", + "Virgo.hvr_40x2->bank1_root_core_clk[0]", + "Virgo.hp_40x2->hvr_bank1_root_core_clk[0]", "Virgo.hp_40x2->fabric_clk[3]", "Virgo->fabric_clk[3]" ] @@ -732,7 +732,7 @@ null, null, { - "HR_5_CC_38_19P": { + "HR_5_CC_18_9P": { "RX_CLOCK_IO": "1" } }, @@ -740,14 +740,14 @@ null, { "u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1": { - "CORE_CLK_ROOT_SEL_B": "18" + "CORE_CLK_ROOT_SEL_A": "18" } }, null, null, { "u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_3": { - "ROOT_MUX_SEL": "19" + "ROOT_MUX_SEL": "18" } }, null @@ -895,9 +895,9 @@ "status": true }, { - "feature": "Core Clock: module FCLK_BUF $clkbuf$top.clk0_div port O (location: FABRIC_CLKBUF#0) -> core clock slot[6]", + "feature": "Core Clock: module CLK_BUF clk_buf_clk port O (location: HR_5_28_14P) -> core clock slot[6]", "comments": [], - "source": "Virgo->fclk_buf[0]", + "source": "Virgo->HR_5_28_14P", "destinations": [ "Virgo->fabric_clk[6]" ], @@ -907,25 +907,87 @@ ], "flags": [], "parameters": { - "FCLK_BUF": { - "ROUTE_FROM_FABRIC_CLK": "0", + "CLK_BUF": { "ROUTE_TO_FABRIC_CLK": "6" } }, "msgs": [], "potential paths": [ [ - "Virgo->fclk_buf[0]", - "Virgo.hp_40x2->fclk_buf[0]", + "Virgo->HR_5_28_14P", + "Virgo.hvr_40x2->bank1_rx_in[28]", + "Virgo.hvr_40x2.bank1_hpio->rx_in[28]", + "Virgo.hvr_40x2.bank1_hpio.gearbox_P[14]->rx_in", + "Virgo.hvr_40x2.bank1_hpio.gearbox_P[14]->core_clk", + "Virgo.hvr_40x2.bank1_hpio->core_clk[28]", + "Virgo.hvr_40x2.bank1_root_bank_clkmux->core_clk_in[28]", + "Virgo.hvr_40x2.bank1_root_bank_clkmux->core_clk[1]", + "Virgo.hvr_40x2->bank1_root_core_clk[1]", + "Virgo.hp_40x2->hvr_bank1_root_core_clk[1]", "Virgo.hp_40x2->fabric_clk[6]", "Virgo->fabric_clk[6]" ] ], "config mux": [ + null, + null, + null, + null, + { + "HR_5_28_14P": { + "RX_CLOCK_IO": "1" + } + }, + null, + null, + { + "u_GBOX_HV_40X2_VR.u_gbox_root_bank_clkmux_1": { + "CORE_CLK_ROOT_SEL_B": "8" + } + }, null, null, { "u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_6": { + "ROOT_MUX_SEL": "19" + } + }, + null + ], + "status": true + }, + { + "feature": "Core Clock: module FCLK_BUF $clkbuf$top.clk0_div port O (location: FABRIC_CLKBUF#0) -> core clock slot[7]", + "comments": [], + "source": "Virgo->fclk_buf[0]", + "destinations": [ + "Virgo->fabric_clk[7]" + ], + "filters": [ + "partial:_fclk_mux_", + "partial:pll_refmux" + ], + "flags": [], + "parameters": { + "FCLK_BUF": { + "ROUTE_FROM_FABRIC_CLK": "0", + "ROUTE_TO_FABRIC_CLK": "7" + } + }, + "msgs": [], + "potential paths": [ + [ + "Virgo->fclk_buf[0]", + "Virgo.hp_40x2->fclk_buf[0]", + "Virgo.hp_40x2->fabric_clk[7]", + "Virgo->fabric_clk[7]" + ] + ], + "config mux": [ + null, + null, + { + "u_GBOX_HP_40X2.u_gbox_clkmux_52x1_left_7": { "ROOT_MUX_SEL": "44" } }, diff --git a/tests/unittest/ModelConfig/model_config_netlist.ppdb.json b/tests/unittest/ModelConfig/model_config_netlist.ppdb.json index 802c02882..189a30ac8 100644 --- a/tests/unittest/ModelConfig/model_config_netlist.ppdb.json +++ b/tests/unittest/ModelConfig/model_config_netlist.ppdb.json @@ -19,6 +19,16 @@ " Detect input port \\din_p (index=0, width=1, offset=0)", " Detect input port \\din_serdes (index=0, width=1, offset=0)", " Detect input port \\din_serdes_clk_out (index=0, width=1, offset=0)", + " Detect output port \\dma_ack (index=0, width=4, offset=0)", + " Detect output port \\dma_ack (index=1, width=4, offset=0)", + " Detect output port \\dma_ack (index=2, width=4, offset=0)", + " Detect output port \\dma_ack (index=3, width=4, offset=0)", + " Detect input port \\dma_clk (index=0, width=1, offset=0)", + " Detect input port \\dma_req (index=0, width=4, offset=0)", + " Detect input port \\dma_req (index=1, width=4, offset=0)", + " Detect input port \\dma_req (index=2, width=4, offset=0)", + " Detect input port \\dma_req (index=3, width=4, offset=0)", + " Detect input port \\dma_rst_n (index=0, width=1, offset=0)", " Detect output port \\dout (index=0, width=1, offset=0)", " Detect output port \\dout_clk2 (index=0, width=1, offset=0)", " Detect output port \\dout_n (index=0, width=1, offset=0)", @@ -58,6 +68,26 @@ " Cell port \\I is connected to input port \\din_serdes_clk_out", " Parameter \\WEAK_KEEPER: \"NONE\"", " Data Width: -2", + " Get important connection of cell \\I_BUF $ibuf$top.$ibuf_dma_req", + " Cell port \\I is connected to input port \\dma_req[0]", + " Parameter \\WEAK_KEEPER: \"NONE\"", + " Data Width: -2", + " Get important connection of cell \\I_BUF $ibuf$top.$ibuf_dma_req_1", + " Cell port \\I is connected to input port \\dma_req[1]", + " Parameter \\WEAK_KEEPER: \"NONE\"", + " Data Width: -2", + " Get important connection of cell \\I_BUF $ibuf$top.$ibuf_dma_req_2", + " Cell port \\I is connected to input port \\dma_req[2]", + " Parameter \\WEAK_KEEPER: \"NONE\"", + " Data Width: -2", + " Get important connection of cell \\I_BUF $ibuf$top.$ibuf_dma_req_3", + " Cell port \\I is connected to input port \\dma_req[3]", + " Parameter \\WEAK_KEEPER: \"NONE\"", + " Data Width: -2", + " Get important connection of cell \\I_BUF $ibuf$top.$ibuf_dma_rst_n", + " Cell port \\I is connected to input port \\dma_rst_n", + " Parameter \\WEAK_KEEPER: \"NONE\"", + " Data Width: -2", " Get important connection of cell \\I_BUF $ibuf$top.$ibuf_enable", " Cell port \\I is connected to input port \\enable", " Parameter \\WEAK_KEEPER: \"NONE\"", @@ -87,6 +117,18 @@ " Get important connection of cell \\O_BUFT $obuf$top.$obuf_delay_tap_5", " Cell port \\O is connected to output port \\delay_tap[5]", " Data Width: -2", + " Get important connection of cell \\O_BUFT $obuf$top.$obuf_dma_ack", + " Cell port \\O is connected to output port \\dma_ack[0]", + " Data Width: -2", + " Get important connection of cell \\O_BUFT $obuf$top.$obuf_dma_ack_1", + " Cell port \\O is connected to output port \\dma_ack[1]", + " Data Width: -2", + " Get important connection of cell \\O_BUFT $obuf$top.$obuf_dma_ack_2", + " Cell port \\O is connected to output port \\dma_ack[2]", + " Data Width: -2", + " Get important connection of cell \\O_BUFT $obuf$top.$obuf_dma_ack_3", + " Cell port \\O is connected to output port \\dma_ack[3]", + " Data Width: -2", " Get important connection of cell \\O_BUFT $obuf$top.$obuf_dout", " Cell port \\O is connected to output port \\dout", " Data Width: -2", @@ -102,6 +144,9 @@ " Get important connection of cell \\BOOT_CLOCK \\boot_clock", " Parameter \\PERIOD: 25", " Data Width: -2", + " Get important connection of cell \\I_BUF \\i_buf_clk", + " Cell port \\I is connected to input port \\dma_clk", + " Data Width: -2", " Get important connection of cell \\I_BUF_DS \\i_buf_ds", " Cell port \\I_N is connected to input port \\din_n", " Cell port \\I_P is connected to input port \\din_p", @@ -133,6 +178,9 @@ " Try \\I_BUF $ibuf$top.$ibuf_clk2 out connection: $ibuf_clk2 -> $clkbuf$top.$ibuf_clk2", " Connected $clkbuf$top.$ibuf_clk2", " Data Width: -2", + " Try \\I_BUF \\i_buf_clk out connection: \\ibuf_dma_clk -> \\clk_buf_clk", + " Connected \\clk_buf_clk", + " Data Width: -2", " Trace \\I_BUF_DS --> \\CLK_BUF", " Trace \\CLK_BUF --> \\PLL", " Try \\CLK_BUF \\clk_buf out connection: \\clk1_buf -> \\pll", @@ -214,9 +262,10 @@ " Trace \\O_BUF_DS --> \\O_SERDES_CLK", " Trace \\O_BUFT_DS --> \\O_SERDES_CLK", " Trace fabric clock buffer", - " Detect fabric clock buffer", - " \\I : \\clk0_div", - " \\O : $fclk_buf_clk0_div", + " Fabric clock buffer: $clkbuf$top.clk0_div", + " Valid fabric clock buffer", + " \\I : \\clk0_div", + " \\O : $fclk_buf_clk0_div", " Trace gearbox fast clock source", " \\I_DELAY \\i_delay port \\CLK_IN: $clk_buf_$ibuf_clk0", " Connected to \\CLK_BUF $clkbuf$top.$ibuf_clk0 port \\O", @@ -232,8 +281,8 @@ " Connected to \\PLL \\pll port \\CLK_OUT", " Trace Core/Fabric Clock", " Module \\CLK_BUF $clkbuf$top.$ibuf_clk0: clock port \\O, net $clk_buf_$ibuf_clk0", - " Connected to cell \\DFFRE $abc$216$auto_217", - " Which is not a IO primitive. Send to fabric", + " Connected to cell \\DFFRE $abc$218$auto_219", + " Which is not a IO/SOC primitive. Send to fabric", " Connected to cell \\I_DELAY \\i_delay", " Which is a primitive", " This is gearbox core_clk. Send to fabric", @@ -269,14 +318,14 @@ " Which is a primitive", " Does not meet core_clk checking criteria. Not sending to fabric", " Use slot 2", - " Module \\PLL \\pll: clock port \\CLK_OUT_DIV4, net $delete_wire$499", + " Module \\PLL \\pll: clock port \\CLK_OUT_DIV4, net $delete_wire$512", " Module \\CLK_BUF $clkbuf$top.$ibuf_clk2: clock port \\O, net $clk_buf_$ibuf_clk2", - " Connected to cell \\DFFRE $abc$220$auto_221", - " Which is not a IO primitive. Send to fabric", + " Connected to cell \\DFFRE $abc$222$auto_223", + " Which is not a IO/SOC primitive. Send to fabric", " Use slot 3", " Module \\I_SERDES \\i_serdes: clock port \\CLK_OUT, net \\iserdes_clk_out", - " Connected to cell \\DFFRE $abc$208$auto_209", - " Which is not a IO primitive. Send to fabric", + " Connected to cell \\DFFRE $abc$209$auto_210", + " Which is not a IO/SOC primitive. Send to fabric", " Connected to cell \\I_SERDES \\i_serdes", " Which is a primitive", " Does not meet core_clk checking criteria. Not sending to fabric", @@ -290,10 +339,14 @@ " Which is a primitive", " This is gearbox core_clk. Send to fabric", " Use slot 5", - " Module \\FCLK_BUF $clkbuf$top.clk0_div: clock port \\O, net $fclk_buf_clk0_div", - " Connected to cell \\DFFRE $abc$212$auto_213", - " Which is not a IO primitive. Send to fabric", + " Module \\CLK_BUF \\clk_buf_clk: clock port \\O, net \\clkbuf_dma_clk", + " Connected to cell \\SOC_FPGA_INTF_DMA \\dma", + " This is SOC clock. Send to fabric", " Use slot 6", + " Module \\FCLK_BUF $clkbuf$top.clk0_div: clock port \\O, net $fclk_buf_clk0_div", + " Connected to cell \\DFFRE $abc$213$auto_214", + " Which is not a IO/SOC primitive. Send to fabric", + " Use slot 7", " Double check Core/Fabric Clock", " \\I_DELAY \\i_delay port \\CLK_IN", " Good. Found clocking", @@ -317,6 +370,11 @@ " IN | din_clk2 * I_BUF * |", " IN | din_serdes * I_BUF |-> I_SERDES * |", " IN | din_serdes_clk_out * I_BUF * |", + " IN | dma_req[0] * I_BUF * |", + " IN | dma_req[1] * I_BUF * |", + " IN | dma_req[2] * I_BUF * |", + " IN | dma_req[3] * I_BUF * |", + " IN | dma_rst_n * I_BUF * |", " IN | enable * I_BUF * |", " IN | reset * I_BUF * |", " OUT | * O_SERDES_CLK |-> O_BUFT * clk_out |", @@ -326,11 +384,16 @@ " OUT | * O_BUFT * delay_tap[3] |", " OUT | * O_BUFT * delay_tap[4] |", " OUT | * O_BUFT * delay_tap[5] |", + " OUT | * O_BUFT * dma_ack[0] |", + " OUT | * O_BUFT * dma_ack[1] |", + " OUT | * O_BUFT * dma_ack[2] |", + " OUT | * O_BUFT * dma_ack[3] |", " OUT | * O_DELAY |-> O_BUFT * dout |", " OUT | * O_BUFT * dout_clk2 |", " OUT | * O_SERDES |-> O_BUFT * dout_serdes |", " OUT | * O_BUFT * dout_serdes_clk_out |", " IN | BOOT_CLOCK#0 * BOOT_CLOCK |-> PLL * |", + " IN | dma_clk * I_BUF |-> CLK_BUF * |", " IN | din_n+din_p * I_BUF_DS |-> I_DDR * |", " OUT | * O_DDR |-> O_BUFT_DS * dout_n+dout_p |", " OUT | * O_DDR |-> O_BUFT_DS * dout_osc_n+dout_osc_p |", @@ -349,7 +412,7 @@ " Assign location HP_1_9_4N (and properties) to Port dout_n", " Assign location HP_2_22_11P (and properties) to Port dout_osc_p", " Assign location HP_2_23_11N (and properties) to Port dout_osc_n", - " Assign location HR_5_CC_38_19P (and properties) to Port clk2", + " Assign location HR_5_CC_18_9P (and properties) to Port clk2", " Assign location HR_5_0_0P (and properties) to Port din_clk2", " Assign location HR_5_1_0N (and properties) to Port dout_clk2", " Assign location HR_2_0_0P (and properties) to Port din_serdes", @@ -363,179 +426,430 @@ " Assign location HR_2_26_13P (and properties) to Port delay_tap[3]", " Assign location HR_2_28_14P (and properties) to Port delay_tap[4]", " Assign location HR_2_30_15P (and properties) to Port delay_tap[5]", + " Assign location HR_5_20_10P (and properties) to Port dma_req[0]", + " Assign location HR_5_21_10N (and properties) to Port dma_req[1]", + " Assign location HR_5_22_11P (and properties) to Port dma_req[2]", + " Assign location HR_5_23_11N (and properties) to Port dma_req[3]", + " Assign location HR_5_24_12P (and properties) to Port dma_ack[0]", + " Assign location HR_5_25_12N (and properties) to Port dma_ack[1]", + " Assign location HR_5_26_13P (and properties) to Port dma_ack[2]", + " Assign location HR_5_27_13N (and properties) to Port dma_ack[3]", + " Assign location HR_5_28_14P (and properties) to Port dma_clk", + " Assign location HR_5_29_14N (and properties) to Port dma_rst_n", " Cross-check instances vs wrapped-instances", + " Finalize instance location", " Generate SDC", - " Determine data signals", + " Determine fabric clock", + " Determine data pin mode and location", " Pin object=clk0, location: HR_1_CC_18_9P", " Data signal from object clk0", - " Module=I_BUF Linked-object=clk0 Port=O Net=$flatten$auto_541.$ibuf_clk0 - Not found", - " Skip reason: Clock data from object clk0 port O does not need to route to fabric", + " Skip reason: Clock data from module I_BUF object clk0 port O does not need to route to fabric", " Pin object=clk1, location: HP_1_CC_18_9P", " Data signal from object clk1", " Skip reason: Object clk1 is primitive \\PLL but data signal is not defined", - " Pin object=clk2, location: HR_5_CC_38_19P", + " Pin object=clk2, location: HR_5_CC_18_9P", " Data signal from object clk2", - " Module=I_BUF Linked-object=clk2 Port=O Net=$flatten$auto_541.$ibuf_clk2 - Not found", - " Skip reason: Clock data from object clk2 port O does not need to route to fabric", + " Skip reason: Clock data from module I_BUF object clk2 port O does not need to route to fabric", " Pin object=din, location: HP_1_20_10P", " Data signal from object din", - " Module=I_DELAY Linked-object=din Port=O Net=din_delay - Found", + " Module=I_DELAY Linked-object=din Port=O Net=din_delay", " Pin object=din_clk2, location: HR_5_0_0P", " Data signal from object din_clk2", - " Module=I_BUF Linked-object=din_clk2 Port=O Net=$ibuf_din_clk2 - Found", + " Module=I_BUF Linked-object=din_clk2 Port=O Net=$ibuf_din_clk2", " Pin object=din_serdes, location: HR_2_0_0P", " Data signal from object din_serdes", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[0] - Found", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[1] - Found", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[2] - Found", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[3] - Found", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[4] - Found", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[5] - Found", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[6] - Found", - " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[7] - Found", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[0]", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[1]", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[2]", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[3]", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[4]", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[5]", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[6]", + " Module=I_SERDES Linked-object=din_serdes Port=Q Net=serdes_data[7]", " Pin object=din_serdes_clk_out, location: HR_2_6_3P", " Data signal from object din_serdes_clk_out", - " Module=I_BUF Linked-object=din_serdes_clk_out Port=O Net=$ibuf_din_serdes_clk_out - Found", + " Module=I_BUF Linked-object=din_serdes_clk_out Port=O Net=$ibuf_din_serdes_clk_out", + " Pin object=dma_req[0], location: HR_5_20_10P", + " Data signal from object dma_req[0]", + " Module=I_BUF Linked-object=dma_req[0] Port=O Net=$ibuf_dma_req[0]", + " Pin object=dma_req[1], location: HR_5_21_10N", + " Data signal from object dma_req[1]", + " Module=I_BUF Linked-object=dma_req[1] Port=O Net=$ibuf_dma_req[1]", + " Pin object=dma_req[2], location: HR_5_22_11P", + " Data signal from object dma_req[2]", + " Module=I_BUF Linked-object=dma_req[2] Port=O Net=$ibuf_dma_req[2]", + " Pin object=dma_req[3], location: HR_5_23_11N", + " Data signal from object dma_req[3]", + " Module=I_BUF Linked-object=dma_req[3] Port=O Net=$ibuf_dma_req[3]", + " Pin object=dma_rst_n, location: HR_5_29_14N", + " Data signal from object dma_rst_n", + " Module=I_BUF Linked-object=dma_rst_n Port=O Net=$ibuf_dma_rst_n", " Pin object=enable, location: ", " Pin location is not assigned", " Pin object=reset, location: HP_1_0_0P", " Data signal from object reset", - " Module=I_BUF Linked-object=reset Port=O Net=$ibuf_reset - Found", + " Module=I_BUF Linked-object=reset Port=O Net=$ibuf_reset", " Pin object=clk_out, location: HR_2_4_2P", " Data signal from object clk_out", " Skip reason: Object clk_out is primitive \\O_SERDES_CLK but data signal is not defined", " Pin object=delay_tap[0], location: HR_2_20_10P", " Data signal from object delay_tap[0]", - " Module=O_BUFT Linked-object=delay_tap[0] Port=I Net=$f2g_tx_out_$obuf_delay_tap[0] - Found", + " Module=O_BUFT Linked-object=delay_tap[0] Port=I Net=$f2g_tx_out_$obuf_delay_tap[0]", " Pin object=delay_tap[1], location: HR_2_22_11P", " Data signal from object delay_tap[1]", - " Module=O_BUFT Linked-object=delay_tap[1] Port=I Net=$f2g_tx_out_$obuf_delay_tap[1] - Found", + " Module=O_BUFT Linked-object=delay_tap[1] Port=I Net=$f2g_tx_out_$obuf_delay_tap[1]", " Pin object=delay_tap[2], location: HR_2_24_12P", " Data signal from object delay_tap[2]", - " Module=O_BUFT Linked-object=delay_tap[2] Port=I Net=$f2g_tx_out_$obuf_delay_tap[2] - Found", + " Module=O_BUFT Linked-object=delay_tap[2] Port=I Net=$f2g_tx_out_$obuf_delay_tap[2]", " Pin object=delay_tap[3], location: HR_2_26_13P", " Data signal from object delay_tap[3]", - " Module=O_BUFT Linked-object=delay_tap[3] Port=I Net=$f2g_tx_out_$obuf_delay_tap[3] - Found", + " Module=O_BUFT Linked-object=delay_tap[3] Port=I Net=$f2g_tx_out_$obuf_delay_tap[3]", " Pin object=delay_tap[4], location: HR_2_28_14P", " Data signal from object delay_tap[4]", - " Module=O_BUFT Linked-object=delay_tap[4] Port=I Net=$f2g_tx_out_$obuf_delay_tap[4] - Found", + " Module=O_BUFT Linked-object=delay_tap[4] Port=I Net=$f2g_tx_out_$obuf_delay_tap[4]", " Pin object=delay_tap[5], location: HR_2_30_15P", " Data signal from object delay_tap[5]", - " Module=O_BUFT Linked-object=delay_tap[5] Port=I Net=$f2g_tx_out_$obuf_delay_tap[5] - Found", + " Module=O_BUFT Linked-object=delay_tap[5] Port=I Net=$f2g_tx_out_$obuf_delay_tap[5]", + " Pin object=dma_ack[0], location: HR_5_24_12P", + " Data signal from object dma_ack[0]", + " Module=O_BUFT Linked-object=dma_ack[0] Port=I Net=$f2g_tx_out_$obuf_dma_ack[0]", + " Pin object=dma_ack[1], location: HR_5_25_12N", + " Data signal from object dma_ack[1]", + " Module=O_BUFT Linked-object=dma_ack[1] Port=I Net=$f2g_tx_out_$obuf_dma_ack[1]", + " Pin object=dma_ack[2], location: HR_5_26_13P", + " Data signal from object dma_ack[2]", + " Module=O_BUFT Linked-object=dma_ack[2] Port=I Net=$f2g_tx_out_$obuf_dma_ack[2]", + " Pin object=dma_ack[3], location: HR_5_27_13N", + " Data signal from object dma_ack[3]", + " Module=O_BUFT Linked-object=dma_ack[3] Port=I Net=$f2g_tx_out_$obuf_dma_ack[3]", " Pin object=dout, location: HP_2_20_10P", " Data signal from object dout", - " Module=O_DELAY Linked-object=dout Port=I Net=$f2g_tx_out_dout_pre_delay - Found", + " Module=O_DELAY Linked-object=dout Port=I Net=$f2g_tx_out_dout_pre_delay", " Pin object=dout_clk2, location: HR_5_1_0N", " Data signal from object dout_clk2", - " Module=O_BUFT Linked-object=dout_clk2 Port=I Net=$f2g_tx_out_$obuf_dout_clk2 - Found", + " Module=O_BUFT Linked-object=dout_clk2 Port=I Net=$f2g_tx_out_$obuf_dout_clk2", " Pin object=dout_serdes, location: HR_2_2_1P", " Data signal from object dout_serdes", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[0] - Found", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[1] - Found", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[2] - Found", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[3] - Found", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[4] - Found", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[5] - Found", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[6] - Found", - " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[7] - Found", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[0]", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[1]", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[2]", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[3]", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[4]", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[5]", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[6]", + " Module=O_SERDES Linked-object=dout_serdes Port=D Net=$f2g_tx_out_serdes_data[7]", " Pin object=dout_serdes_clk_out, location: HR_2_7_3N", " Data signal from object dout_serdes_clk_out", - " Module=O_BUFT Linked-object=dout_serdes_clk_out Port=I Net=$f2g_tx_out_$obuf_dout_serdes_clk_out - Found", + " Module=O_BUFT Linked-object=dout_serdes_clk_out Port=I Net=$f2g_tx_out_$obuf_dout_serdes_clk_out", + " Pin object=dma_clk, location: HR_5_28_14P", + " Data signal from object dma_clk", + " Skip reason: Clock data from module I_BUF object dma_clk port O does not need to route to fabric", " Pin object=din_n, location: HP_1_5_2N", " Skip this because 'This is secondary pin. But IO bitstream generation will still make sure it is used in pair. Otherwise the IO bitstream will be invalid'", " Pin object=din_p, location: HP_1_4_2P", " Data signal from object din_p", - " Module=I_DDR Linked-object=din_n+din_p Port=Q Net=o_ddr_d[0] - Found", - " Module=I_DDR Linked-object=din_n+din_p Port=Q Net=o_ddr_d[1] - Found", + " Module=I_DDR Linked-object=din_n+din_p Port=Q Net=o_ddr_d[0]", + " Module=I_DDR Linked-object=din_n+din_p Port=Q Net=o_ddr_d[1]", " Pin object=dout_n, location: HP_1_9_4N", " Skip this because 'This is secondary pin. But IO bitstream generation will still make sure it is used in pair. Otherwise the IO bitstream will be invalid'", " Pin object=dout_p, location: HP_1_8_4P", " Data signal from object dout_p", - " Module=O_DDR Linked-object=dout_n+dout_p Port=D Net=$f2g_tx_out_o_ddr_d[0] - Found", - " Module=O_DDR Linked-object=dout_n+dout_p Port=D Net=$f2g_tx_out_o_ddr_d[1] - Found", + " Module=O_DDR Linked-object=dout_n+dout_p Port=D Net=$f2g_tx_out_o_ddr_d[0]", + " Module=O_DDR Linked-object=dout_n+dout_p Port=D Net=$f2g_tx_out_o_ddr_d[1]", " Pin object=dout_osc_n, location: HP_2_23_11N", " Skip this because 'This is secondary pin. But IO bitstream generation will still make sure it is used in pair. Otherwise the IO bitstream will be invalid'", " Pin object=dout_osc_p, location: HP_2_22_11P", " Data signal from object dout_osc_p", - " Module=O_DDR Linked-object=dout_osc_n+dout_osc_p Port=D Net=$f2g_tx_out_o_ddr_d[0]_2 - Found", - " Module=O_DDR Linked-object=dout_osc_n+dout_osc_p Port=D Net=$f2g_tx_out_o_ddr_d[1]_2 - Found", + " Module=O_DDR Linked-object=dout_osc_n+dout_osc_p Port=D Net=$f2g_tx_out_o_ddr_d[0]_2", + " Module=O_DDR Linked-object=dout_osc_n+dout_osc_p Port=D Net=$f2g_tx_out_o_ddr_d[1]_2", " Determine internal control signals", - " Module=I_BUF LinkedObject=clk0 Location=HR_1_CC_18_9P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_BUF LinkedObject=clk1 Location=HP_1_CC_18_9P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=PLL LinkedObject=clk1 Location=HP_1_CC_18_9P Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object clk1 wrapped-instance port LOCK", - " Module=PLL LinkedObject=clk1 Location=HP_1_CC_18_9P Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=clk2 Location=HR_5_CC_38_19P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_BUF LinkedObject=din Location=HP_1_20_10P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_ADJ Signal=in:rule=half-first:f2g_trx_dly_adj", - " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_INCDEC Signal=in:rule=half-first:f2g_trx_dly_inc", - " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_LOAD Signal=in:rule=half-first:f2g_trx_dly_ld", - " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_TAP_VALUE Signal=out:rule=half-first:g2f_trx_dly_tap", - " Module=I_BUF LinkedObject=din_clk2 Location=HR_5_0_0P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_BUF LinkedObject=din_serdes Location=HR_2_0_0P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=BITSLIP_ADJ Signal=in:rule=half-first:f2g_rx_bitslip_adj", - " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=DATA_VALID Signal=out:g2f_rx_dvalid_{A|B}", - " Skip reason: User design does not utilize linked-object din_serdes wrapped-instance port DATA_VALID", - " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=DPA_ERROR Signal=out:rule=half-first:g2f_rx_dpa_error", - " Skip reason: User design does not utilize linked-object din_serdes wrapped-instance port DPA_ERROR", - " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=DPA_LOCK Signal=out:rule=half-first:g2f_rx_dpa_lock", - " Skip reason: User design does not utilize linked-object din_serdes wrapped-instance port DPA_LOCK", - " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=EN Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=RST Signal=in:f2g_trx_reset_n_{A|B}", - " Module=I_BUF LinkedObject=din_serdes_clk_out Location=HR_2_6_3P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_BUF LinkedObject=enable Location= Port=EN Signal=in:f2g_in_en_{A|B}", - " Skip reason: Location does not have any mode to begin with", - " Module=I_BUF LinkedObject=reset Location=HP_1_0_0P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=O_BUFT LinkedObject=clk_out Location=HR_2_4_2P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_SERDES_CLK LinkedObject=clk_out Location=HR_2_4_2P Port=CLK_EN Signal=in:f2g_tx_clk_en_{A|B} ", - " Module=O_BUFT LinkedObject=delay_tap[0] Location=HR_2_20_10P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=delay_tap[1] Location=HR_2_22_11P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=delay_tap[2] Location=HR_2_24_12P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=delay_tap[3] Location=HR_2_26_13P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=delay_tap[4] Location=HR_2_28_14P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=delay_tap[5] Location=HR_2_30_15P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=dout Location=HP_2_20_10P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_ADJ Signal=in:rule=half-first:f2g_trx_dly_adj", - " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_INCDEC Signal=in:rule=half-first:f2g_trx_dly_inc", - " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_LOAD Signal=in:rule=half-first:f2g_trx_dly_ld", - " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_TAP_VALUE Signal=out:rule=half-first:g2f_trx_dly_tap", - " Skip reason: User design does not utilize linked-object dout wrapped-instance port DLY_TAP_VALUE", - " Module=O_BUFT LinkedObject=dout_clk2 Location=HR_5_1_0N Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=dout_serdes Location=HR_2_2_1P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=CHANNEL_BOND_SYNC_IN Signal=in:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port CHANNEL_BOND_SYNC_IN", - " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=CHANNEL_BOND_SYNC_OUT Signal=out:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port CHANNEL_BOND_SYNC_OUT", - " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=DATA_VALID Signal=in:f2g_tx_dvalid_{A|B}", - " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=OE_IN Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=OE_OUT Signal=out:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port OE_OUT", - " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=PLL_LOCK Signal=in:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object dout_serdes wrapped-instance port PLL_LOCK", - " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=RST Signal=in:f2g_trx_reset_n_{A|B}", - " Module=O_BUFT LinkedObject=dout_serdes_clk_out Location=HR_2_7_3N Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=I_BUF_DS LinkedObject=din_n+din_p Location=HP_1_4_2P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=din_n+din_p Location=HP_1_4_2P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=din_n+din_p Location=HP_1_4_2P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT_DS LinkedObject=dout_n+dout_p Location=HP_1_8_4P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DDR LinkedObject=dout_n+dout_p Location=HP_1_8_4P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_DDR LinkedObject=dout_n+dout_p Location=HP_1_8_4P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT_DS LinkedObject=dout_osc_n+dout_osc_p Location=HP_2_22_11P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DDR LinkedObject=dout_osc_n+dout_osc_p Location=HP_2_22_11P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_DDR LinkedObject=dout_osc_n+dout_osc_p Location=HP_2_22_11P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", + " Group signals by location", + " Process output fabric signal f2g_in_en", + " Look for primitive \\I_SERDES port \\EN", + " Instance i_serdes location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " [0] $auto_547 - prioritized", + " Look for primitive \\I_DDR port \\E", + " Instance i_ddr location HP_1_4_2P", + " Effective assigned location: HP_1_4_2P", + " [0] $ofab_$ibuf_enable_4 - prioritized", + " Look for primitive \\O_SERDES port \\OE_IN", + " Instance o_serdes location HR_2_2_1P", + " Effective assigned location: HR_2_2_1P", + " [0] $auto_555 - prioritized", + " Look for primitive \\I_BUF port \\EN", + " Instance $ibuf$top.$ibuf_clk0 location HR_1_CC_18_9P", + " Effective assigned location: HR_1_CC_18_9P", + " [0] $auto_513 - prioritized", + " Instance $ibuf$top.$ibuf_clk1 location HP_1_CC_18_9P", + " Effective assigned location: HP_1_CC_18_9P", + " [0] $auto_514 - prioritized", + " Instance $ibuf$top.$ibuf_clk2 location HR_5_CC_18_9P", + " Effective assigned location: HR_5_CC_18_9P", + " [0] $auto_515 - prioritized", + " Instance $ibuf$top.$ibuf_din location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " [0] $auto_516 - prioritized", + " Instance $ibuf$top.$ibuf_din_clk2 location HR_5_0_0P", + " Effective assigned location: HR_5_0_0P", + " [0] $auto_517 - prioritized", + " Instance $ibuf$top.$ibuf_din_serdes location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " Skip: [0] $auto_518 - conflict with primitive i_serdes port EN (net: $auto_547)", + " Instance $ibuf$top.$ibuf_din_serdes_clk_out location HR_2_6_3P", + " Effective assigned location: HR_2_6_3P", + " [0] $auto_519 - prioritized", + " Instance $ibuf$top.$ibuf_dma_req location HR_5_20_10P", + " Effective assigned location: HR_5_20_10P", + " [0] $auto_520 - prioritized", + " Instance $ibuf$top.$ibuf_dma_req_1 location HR_5_21_10N", + " Effective assigned location: HR_5_21_10N", + " [0] $auto_521 - prioritized", + " Instance $ibuf$top.$ibuf_dma_req_2 location HR_5_22_11P", + " Effective assigned location: HR_5_22_11P", + " [0] $auto_522 - prioritized", + " Instance $ibuf$top.$ibuf_dma_req_3 location HR_5_23_11N", + " Effective assigned location: HR_5_23_11N", + " [0] $auto_523 - prioritized", + " Instance $ibuf$top.$ibuf_dma_rst_n location HR_5_29_14N", + " Effective assigned location: HR_5_29_14N", + " [0] $auto_524 - prioritized", + " Instance $ibuf$top.$ibuf_enable location ", + " Skip: Location is not assigned", + " Instance $ibuf$top.$ibuf_reset location HP_1_0_0P", + " Effective assigned location: HP_1_0_0P", + " [0] $auto_526 - prioritized", + " Instance i_buf_clk location HR_5_28_14P", + " Effective assigned location: HR_5_28_14P", + " Skip: User design does not utilize linked-object dma_clk wrapped-instance port EN", + " Look for primitive \\I_BUF_DS port \\EN", + " Instance i_buf_ds location HP_1_4_2P", + " Effective assigned location: HP_1_4_2P", + " Skip: [0] $auto_542 - conflict with primitive i_ddr port E (net: $ofab_$ibuf_enable_4)", + " Process output fabric signal f2g_tx_oe", + " Look for primitive \\O_DDR port \\E", + " Instance o_ddr location HP_1_8_4P", + " Effective assigned location: HP_1_8_4P", + " [0] $ofab_$ibuf_enable - prioritized", + " Instance o_ddr_osc location HP_2_22_11P", + " Effective assigned location: HP_2_22_11P", + " [0] $ofab_$ibuf_enable_2 - prioritized", + " Look for primitive \\O_BUFT port \\T", + " Instance $obuf$top.$obuf_clk_out location HR_2_4_2P", + " Effective assigned location: HR_2_4_2P", + " [0] $auto_527 - prioritized", + " Instance $obuf$top.$obuf_delay_tap location HR_2_20_10P", + " Effective assigned location: HR_2_20_10P", + " [0] $auto_528 - prioritized", + " Instance $obuf$top.$obuf_delay_tap_1 location HR_2_22_11P", + " Effective assigned location: HR_2_22_11P", + " [0] $auto_529 - prioritized", + " Instance $obuf$top.$obuf_delay_tap_2 location HR_2_24_12P", + " Effective assigned location: HR_2_24_12P", + " [0] $auto_530 - prioritized", + " Instance $obuf$top.$obuf_delay_tap_3 location HR_2_26_13P", + " Effective assigned location: HR_2_26_13P", + " [0] $auto_531 - prioritized", + " Instance $obuf$top.$obuf_delay_tap_4 location HR_2_28_14P", + " Effective assigned location: HR_2_28_14P", + " [0] $auto_532 - prioritized", + " Instance $obuf$top.$obuf_delay_tap_5 location HR_2_30_15P", + " Effective assigned location: HR_2_30_15P", + " [0] $auto_533 - prioritized", + " Instance $obuf$top.$obuf_dma_ack location HR_5_24_12P", + " Effective assigned location: HR_5_24_12P", + " [0] $auto_534 - prioritized", + " Instance $obuf$top.$obuf_dma_ack_1 location HR_5_25_12N", + " Effective assigned location: HR_5_25_12N", + " [0] $auto_535 - prioritized", + " Instance $obuf$top.$obuf_dma_ack_2 location HR_5_26_13P", + " Effective assigned location: HR_5_26_13P", + " [0] $auto_536 - prioritized", + " Instance $obuf$top.$obuf_dma_ack_3 location HR_5_27_13N", + " Effective assigned location: HR_5_27_13N", + " [0] $auto_537 - prioritized", + " Instance $obuf$top.$obuf_dout location HP_2_20_10P", + " Effective assigned location: HP_2_20_10P", + " [0] $auto_538 - prioritized", + " Instance $obuf$top.$obuf_dout_clk2 location HR_5_1_0N", + " Effective assigned location: HR_5_1_0N", + " [0] $auto_539 - prioritized", + " Instance $obuf$top.$obuf_dout_serdes location HR_2_2_1P", + " Effective assigned location: HR_2_2_1P", + " [0] $auto_540 - prioritized", + " Instance $obuf$top.$obuf_dout_serdes_clk_out location HR_2_7_3N", + " Effective assigned location: HR_2_7_3N", + " [0] $auto_541 - prioritized", + " Look for primitive \\O_BUFT_DS port \\T", + " Instance o_buf_ds location HP_1_8_4P", + " Effective assigned location: HP_1_8_4P", + " Skip: [0] $auto_549 - conflict with primitive o_ddr port E (net: $ofab_$ibuf_enable)", + " Instance o_buf_ds_osc location HP_2_22_11P", + " Effective assigned location: HP_2_22_11P", + " Skip: [0] $auto_550 - conflict with primitive o_ddr_osc port E (net: $ofab_$ibuf_enable_2)", + " Process output fabric signal f2g_trx_dly_ld", + " Look for primitive \\I_DELAY port \\DLY_LOAD", + " Instance i_delay location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " [0] $auto_545 - prioritized", + " Look for primitive \\O_DELAY port \\DLY_LOAD", + " Instance o_delay location HP_2_20_10P", + " Effective assigned location: HP_2_20_10P", + " [0] $auto_553 - prioritized", + " Process output fabric signal f2g_trx_dly_adj", + " Look for primitive \\I_DELAY port \\DLY_ADJ", + " Instance i_delay location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " [0] $auto_543 - prioritized", + " Look for primitive \\O_DELAY port \\DLY_ADJ", + " Instance o_delay location HP_2_20_10P", + " Effective assigned location: HP_2_20_10P", + " [0] $auto_551 - prioritized", + " Process output fabric signal f2g_trx_dly_inc", + " Look for primitive \\I_DELAY port \\DLY_INCDEC", + " Instance i_delay location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " [0] $auto_544 - prioritized", + " Look for primitive \\O_DELAY port \\DLY_INCDEC", + " Instance o_delay location HP_2_20_10P", + " Effective assigned location: HP_2_20_10P", + " [0] $auto_552 - prioritized", + " Process input fabric signal g2f_trx_dly_tap", + " Look for primitive \\I_DELAY port \\DLY_TAP_VALUE", + " Instance i_delay location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " [0] $ifab_$obuf_delay_tap[0] - prioritized", + " [1] $ifab_$obuf_delay_tap[1] - prioritized", + " [2] $ifab_$obuf_delay_tap[2] - prioritized", + " [3] $ifab_$obuf_delay_tap[3] - prioritized", + " [4] $ifab_$obuf_delay_tap[4] - prioritized", + " [5] $ifab_$obuf_delay_tap[5] - prioritized", + " Look for primitive \\O_DELAY port \\DLY_TAP_VALUE", + " Instance o_delay location HP_2_20_10P", + " Effective assigned location: HP_2_20_10P", + " Skip: User design does not utilize linked-object dout wrapped-instance port DLY_TAP_VALUE", + " Process output fabric signal f2g_trx_reset_n", + " Look for primitive \\I_SERDES port \\RST", + " Instance i_serdes location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " [0] $auto_548 - prioritized", + " Look for primitive \\O_SERDES port \\RST", + " Instance o_serdes location HR_2_2_1P", + " Effective assigned location: HR_2_2_1P", + " [0] $auto_556 - prioritized", + " Look for primitive \\I_DDR port \\R", + " Instance i_ddr location HP_1_4_2P", + " Effective assigned location: HP_1_4_2P", + " [0] $f2g_trx_reset_n_$ibuf_reset_4 - prioritized", + " Look for primitive \\O_DDR port \\R", + " Instance o_ddr location HP_1_8_4P", + " Effective assigned location: HP_1_8_4P", + " [0] $f2g_trx_reset_n_$ibuf_reset - prioritized", + " Instance o_ddr_osc location HP_2_22_11P", + " Effective assigned location: HP_2_22_11P", + " [0] $f2g_trx_reset_n_$ibuf_reset_2 - prioritized", + " Process input fabric signal g2f_rx_dvalid", + " Look for primitive \\I_SERDES port \\DATA_VALID", + " Instance i_serdes location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " Skip: User design does not utilize linked-object din_serdes wrapped-instance port DATA_VALID", + " Process output fabric signal f2g_rx_bitslip_adj", + " Look for primitive \\I_SERDES port \\BITSLIP_ADJ", + " Instance i_serdes location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " [0] $auto_546 - prioritized", + " Process input fabric signal g2f_rx_dpa_lock", + " Look for primitive \\I_SERDES port \\DPA_LOCK", + " Instance i_serdes location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " Skip: User design does not utilize linked-object din_serdes wrapped-instance port DPA_LOCK", + " Process input fabric signal g2f_rx_dpa_error", + " Look for primitive \\I_SERDES port \\DPA_ERROR", + " Instance i_serdes location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " Skip: User design does not utilize linked-object din_serdes wrapped-instance port DPA_ERROR", + " Process output fabric signal f2g_tx_dvalid", + " Look for primitive \\O_SERDES port \\DATA_VALID", + " Instance o_serdes location HR_2_2_1P", + " Effective assigned location: HR_2_2_1P", + " [0] $auto_554 - prioritized", + " Process output fabric signal f2g_tx_clk_en", + " Look for primitive \\O_SERDES_CLK port \\CLK_EN", + " Instance o_serdes_clk location HR_2_4_2P", + " Effective assigned location: HR_2_4_2P", + " [0] $auto_557 - prioritized", + " Write out SDC", + " Module=I_BUF LinkedObject=clk0 Location=HR_1_CC_18_9P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=clk1 Location=HP_1_CC_18_9P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=clk2 Location=HR_5_CC_18_9P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=din Location=HP_1_20_10P Port=EN Signal=in:f2g_in_en_A", + " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_ADJ Signal=in:f2g_trx_dly_adj", + " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_INCDEC Signal=in:f2g_trx_dly_inc", + " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_LOAD Signal=in:f2g_trx_dly_ld", + " Module=I_DELAY LinkedObject=din Location=HP_1_20_10P Port=DLY_TAP_VALUE Signal=out:g2f_trx_dly_tap", + " Module=I_BUF LinkedObject=din_clk2 Location=HR_5_0_0P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=din_serdes Location=HR_2_0_0P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_serdes port EN", + " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=BITSLIP_ADJ Signal=in:f2g_rx_bitslip_adj", + " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=DATA_VALID Signal=out:g2f_rx_dvalid_A", + " Skip: User design does not utilize linked-object din_serdes wrapped-instance port DATA_VALID", + " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=DPA_ERROR Signal=out:g2f_rx_dpa_error", + " Skip: User design does not utilize linked-object din_serdes wrapped-instance port DPA_ERROR", + " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=DPA_LOCK Signal=out:g2f_rx_dpa_lock", + " Skip: User design does not utilize linked-object din_serdes wrapped-instance port DPA_LOCK", + " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=EN Signal=in:f2g_in_en_A", + " Module=I_SERDES LinkedObject=din_serdes Location=HR_2_0_0P Port=RST Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=din_serdes_clk_out Location=HR_2_6_3P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=dma_req[0] Location=HR_5_20_10P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=dma_req[1] Location=HR_5_21_10N Port=EN Signal=in:f2g_in_en_B", + " Module=I_BUF LinkedObject=dma_req[2] Location=HR_5_22_11P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=dma_req[3] Location=HR_5_23_11N Port=EN Signal=in:f2g_in_en_B", + " Module=I_BUF LinkedObject=dma_rst_n Location=HR_5_29_14N Port=EN Signal=in:f2g_in_en_B", + " Module=I_BUF LinkedObject=enable Location= Port=EN Signal=in:f2g_in_en_{A|B}", + " Skip: Location is not assigned", + " Module=I_BUF LinkedObject=reset Location=HP_1_0_0P Port=EN Signal=in:f2g_in_en_A", + " Module=O_BUFT LinkedObject=clk_out Location=HR_2_4_2P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_SERDES_CLK LinkedObject=clk_out Location=HR_2_4_2P Port=CLK_EN Signal=in:f2g_tx_clk_en_A", + " Module=O_BUFT LinkedObject=delay_tap[0] Location=HR_2_20_10P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=delay_tap[1] Location=HR_2_22_11P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=delay_tap[2] Location=HR_2_24_12P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=delay_tap[3] Location=HR_2_26_13P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=delay_tap[4] Location=HR_2_28_14P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=delay_tap[5] Location=HR_2_30_15P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=dma_ack[0] Location=HR_5_24_12P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=dma_ack[1] Location=HR_5_25_12N Port=T Signal=in:f2g_tx_oe_B", + " Module=O_BUFT LinkedObject=dma_ack[2] Location=HR_5_26_13P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=dma_ack[3] Location=HR_5_27_13N Port=T Signal=in:f2g_tx_oe_B", + " Module=O_BUFT LinkedObject=dout Location=HP_2_20_10P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_ADJ Signal=in:f2g_trx_dly_adj", + " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_INCDEC Signal=in:f2g_trx_dly_inc", + " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_LOAD Signal=in:f2g_trx_dly_ld", + " Module=O_DELAY LinkedObject=dout Location=HP_2_20_10P Port=DLY_TAP_VALUE Signal=out:g2f_trx_dly_tap", + " Skip: User design does not utilize linked-object dout wrapped-instance port DLY_TAP_VALUE", + " Module=O_BUFT LinkedObject=dout_clk2 Location=HR_5_1_0N Port=T Signal=in:f2g_tx_oe_B", + " Module=O_BUFT LinkedObject=dout_serdes Location=HR_2_2_1P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=DATA_VALID Signal=in:f2g_tx_dvalid_A", + " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=OE_IN Signal=in:f2g_in_en_A", + " Module=O_SERDES LinkedObject=dout_serdes Location=HR_2_2_1P Port=RST Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT LinkedObject=dout_serdes_clk_out Location=HR_2_7_3N Port=T Signal=in:f2g_tx_oe_B", + " Module=I_BUF LinkedObject=dma_clk Location=HR_5_28_14P Port=EN Signal=in:f2g_in_en_A", + " Skip: User design does not utilize linked-object dma_clk wrapped-instance port EN", + " Module=I_BUF_DS LinkedObject=din_n+din_p Location=HP_1_4_2P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr port E", + " Module=I_DDR LinkedObject=din_n+din_p Location=HP_1_4_2P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=din_n+din_p Location=HP_1_4_2P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT_DS LinkedObject=dout_n+dout_p Location=HP_1_8_4P Port=T Signal=in:f2g_tx_oe_A", + " Skip: Accpetable-conflict with primitive o_ddr port E", + " Module=O_DDR LinkedObject=dout_n+dout_p Location=HP_1_8_4P Port=E Signal=in:f2g_tx_oe_A", + " Module=O_DDR LinkedObject=dout_n+dout_p Location=HP_1_8_4P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT_DS LinkedObject=dout_osc_n+dout_osc_p Location=HP_2_22_11P Port=T Signal=in:f2g_tx_oe_A", + " Skip: Accpetable-conflict with primitive o_ddr_osc port E", + " Module=O_DDR LinkedObject=dout_osc_n+dout_osc_p Location=HP_2_22_11P Port=E Signal=in:f2g_tx_oe_A", + " Module=O_DDR LinkedObject=dout_osc_n+dout_osc_p Location=HP_2_22_11P Port=R Signal=in:f2g_trx_reset_n_A", + " Determine gearbox core clock", + " Determine SOC mapping signals", + " Module: SOC_FPGA_INTF_DMA ($auto_569.dma)", + " Determine SOC clock", "End of IO Analysis" ], "instances": [ @@ -691,7 +1005,7 @@ "connectivity": { "CLK_IN": "clk1_buf", "CLK_OUT": "pll_clk", - "CLK_OUT_DIV4": "$delete_wire$499" + "CLK_OUT_DIV4": "$delete_wire$512" }, "parameters": { "DEV_FAMILY": "VIRGO", @@ -723,11 +1037,11 @@ "module": "I_BUF", "name": "$ibuf$top.$ibuf_clk2", "location_object": "clk2", - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "linked_object": "clk2", "linked_objects": { "clk2": { - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "properties": { } } @@ -755,11 +1069,11 @@ "module": "CLK_BUF", "name": "$clkbuf$top.$ibuf_clk2", "location_object": "clk2", - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "linked_object": "clk2", "linked_objects": { "clk2": { - "location": "HR_5_CC_38_19P", + "location": "HR_5_CC_18_9P", "properties": { "ROUTE_TO_FABRIC_CLK": "3" } @@ -979,6 +1293,161 @@ "errors": [ ] }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req", + "location_object": "dma_req[0]", + "location": "HR_5_20_10P", + "linked_object": "dma_req[0]", + "linked_objects": { + "dma_req[0]": { + "location": "HR_5_20_10P", + "properties": { + } + } + }, + "connectivity": { + "I": "dma_req[0]", + "O": "$ibuf_dma_req[0]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req_1", + "location_object": "dma_req[1]", + "location": "HR_5_21_10N", + "linked_object": "dma_req[1]", + "linked_objects": { + "dma_req[1]": { + "location": "HR_5_21_10N", + "properties": { + } + } + }, + "connectivity": { + "I": "dma_req[1]", + "O": "$ibuf_dma_req[1]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req_2", + "location_object": "dma_req[2]", + "location": "HR_5_22_11P", + "linked_object": "dma_req[2]", + "linked_objects": { + "dma_req[2]": { + "location": "HR_5_22_11P", + "properties": { + } + } + }, + "connectivity": { + "I": "dma_req[2]", + "O": "$ibuf_dma_req[2]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_req_3", + "location_object": "dma_req[3]", + "location": "HR_5_23_11N", + "linked_object": "dma_req[3]", + "linked_objects": { + "dma_req[3]": { + "location": "HR_5_23_11N", + "properties": { + } + } + }, + "connectivity": { + "I": "dma_req[3]", + "O": "$ibuf_dma_req[3]" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "I_BUF", + "name": "$ibuf$top.$ibuf_dma_rst_n", + "location_object": "dma_rst_n", + "location": "HR_5_29_14N", + "linked_object": "dma_rst_n", + "linked_objects": { + "dma_rst_n": { + "location": "HR_5_29_14N", + "properties": { + } + } + }, + "connectivity": { + "I": "dma_rst_n", + "O": "$ibuf_dma_rst_n" + }, + "parameters": { + "WEAK_KEEPER": "NONE" + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, { "module": "I_BUF", "name": "$ibuf$top.$ibuf_enable", @@ -1284,6 +1753,126 @@ "errors": [ ] }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack", + "location_object": "dma_ack[0]", + "location": "HR_5_24_12P", + "linked_object": "dma_ack[0]", + "linked_objects": { + "dma_ack[0]": { + "location": "HR_5_24_12P", + "properties": { + } + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[0]", + "O": "dma_ack[0]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack_1", + "location_object": "dma_ack[1]", + "location": "HR_5_25_12N", + "linked_object": "dma_ack[1]", + "linked_objects": { + "dma_ack[1]": { + "location": "HR_5_25_12N", + "properties": { + } + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[1]", + "O": "dma_ack[1]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack_2", + "location_object": "dma_ack[2]", + "location": "HR_5_26_13P", + "linked_object": "dma_ack[2]", + "linked_objects": { + "dma_ack[2]": { + "location": "HR_5_26_13P", + "properties": { + } + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[2]", + "O": "dma_ack[2]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "O_BUFT", + "name": "$obuf$top.$obuf_dma_ack_3", + "location_object": "dma_ack[3]", + "location": "HR_5_27_13N", + "linked_object": "dma_ack[3]", + "linked_objects": { + "dma_ack[3]": { + "location": "HR_5_27_13N", + "properties": { + } + } + }, + "connectivity": { + "I": "$f2g_tx_out_$obuf_dma_ack[3]", + "O": "dma_ack[3]" + }, + "parameters": { + }, + "flags": [ + "O_BUFT" + ], + "pre_primitive": "", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, { "module": "O_BUFT", "name": "$obuf$top.$obuf_dout", @@ -1540,6 +2129,70 @@ "errors": [ ] }, + { + "module": "I_BUF", + "name": "i_buf_clk", + "location_object": "dma_clk", + "location": "HR_5_28_14P", + "linked_object": "dma_clk", + "linked_objects": { + "dma_clk": { + "location": "HR_5_28_14P", + "properties": { + } + } + }, + "connectivity": { + "I": "dma_clk", + "O": "ibuf_dma_clk" + }, + "parameters": { + }, + "flags": [ + "I_BUF" + ], + "pre_primitive": "", + "post_primitives": [ + "CLK_BUF" + ], + "route_clock_to": { + }, + "errors": [ + ] + }, + { + "module": "CLK_BUF", + "name": "clk_buf_clk", + "location_object": "dma_clk", + "location": "HR_5_28_14P", + "linked_object": "dma_clk", + "linked_objects": { + "dma_clk": { + "location": "HR_5_28_14P", + "properties": { + "ROUTE_TO_FABRIC_CLK": "6" + } + } + }, + "connectivity": { + "I": "ibuf_dma_clk", + "O": "clkbuf_dma_clk" + }, + "parameters": { + "ROUTE_TO_FABRIC_CLK": "6" + }, + "flags": [ + "CLK_BUF", + "PIN_CLOCK_CORE_ONLY" + ], + "pre_primitive": "I_BUF", + "post_primitives": [ + ], + "route_clock_to": { + }, + "errors": [ + ] + }, { "module": "I_BUF_DS", "name": "i_buf_ds", @@ -1776,7 +2429,7 @@ "location": "", "properties": { "ROUTE_FROM_FABRIC_CLK": "0", - "ROUTE_TO_FABRIC_CLK": "6" + "ROUTE_TO_FABRIC_CLK": "7" } } }, @@ -1786,7 +2439,7 @@ }, "parameters": { "ROUTE_FROM_FABRIC_CLK": "0", - "ROUTE_TO_FABRIC_CLK": "6" + "ROUTE_TO_FABRIC_CLK": "7" }, "flags": [ "FCLK_BUF" From c39045f311a79dfc4f09da347be6af7371bce32c Mon Sep 17 00:00:00 2001 From: chungshien-chai Date: Mon, 28 Oct 2024 23:56:40 +0000 Subject: [PATCH 2/3] Incremented patch version --- CMakeLists.txt | 2 +- 1 file changed, 1 insertion(+), 1 deletion(-) diff --git a/CMakeLists.txt b/CMakeLists.txt index 2aa8aaa2d..25baecda3 100644 --- a/CMakeLists.txt +++ b/CMakeLists.txt @@ -39,7 +39,7 @@ set(VERSION_MINOR 0) # Add the spdlog directory to the include path include_directories(${CMAKE_CURRENT_SOURCE_DIR}/third_party/spdlog/include ${CMAKE_CURRENT_SOURCE_DIR}/third_party/exprtk ${CMAKE_CURRENT_SOURCE_DIR}/third_party/scope_guard) -set(VERSION_PATCH 434) +set(VERSION_PATCH 435) option( From 2fff60a8f6033d0019b67c8b8ad2b04bd1575395 Mon Sep 17 00:00:00 2001 From: chungshien-chai Date: Mon, 28 Oct 2024 17:00:26 -0700 Subject: [PATCH 3/3] Update negative test case --- .../model_config_netlist.negative.ppdb.json | 548 ++++++++++++------ 1 file changed, 371 insertions(+), 177 deletions(-) diff --git a/tests/unittest/ModelConfig/model_config_netlist.negative.ppdb.json b/tests/unittest/ModelConfig/model_config_netlist.negative.ppdb.json index df6e11017..349f26d4f 100644 --- a/tests/unittest/ModelConfig/model_config_netlist.negative.ppdb.json +++ b/tests/unittest/ModelConfig/model_config_netlist.negative.ppdb.json @@ -370,17 +370,17 @@ " Use slot 1", " Module \\PLL \\pll00: clock port \\CLK_OUT_DIV2, net \\pll00_clk2", " Connected to cell \\DFFRE $abc$277$auto_278", - " Which is not a IO primitive. Send to fabric", + " Which is not a IO/SOC primitive. Send to fabric", " Connected to cell \\DFFRE $abc$277$auto_279", " Use slot 2", " Module \\PLL \\pll00: clock port \\CLK_OUT_DIV3, net \\pll00_clk3", " Connected to cell \\DFFRE $abc$270$auto_271", - " Which is not a IO primitive. Send to fabric", + " Which is not a IO/SOC primitive. Send to fabric", " Connected to cell \\DFFRE $abc$270$auto_272", " Use slot 3", " Module \\PLL \\pll00: clock port \\CLK_OUT_DIV4, net \\pll00_clk4", " Connected to cell \\DFFRE $abc$263$auto_264", - " Which is not a IO primitive. Send to fabric", + " Which is not a IO/SOC primitive. Send to fabric", " Connected to cell \\DFFRE $abc$263$auto_265", " Use slot 4", " Module \\CLK_BUF \\clk_buf10: clock port \\O, net \\clkbuf10", @@ -405,7 +405,7 @@ " Use slot 5", " Module \\CLK_BUF $clkbuf$top.$ibuf_clk20: clock port \\O, net $clk_buf_$ibuf_clk20", " Connected to cell \\DFFRE $abc$284$auto_285", - " Which is not a IO primitive. Send to fabric", + " Which is not a IO/SOC primitive. Send to fabric", " Use slot 6", " Module \\BOOT_CLOCK \\boot_clock: clock port \\O, net \\osc", " Connected to cell \\O_SERDES_CLK \\o_serdes_clk_osc", @@ -541,57 +541,57 @@ " Assign location HR_2_8_4P (and properties) to Port clk_out", " Assign location HR_2_9_4N (and properties) to Port clk_out_osc", " Cross-check instances vs wrapped-instances", + " Finalize instance location", " Generate SDC", - " Determine data signals", + " Determine fabric clock", + " Determine data pin mode and location", " Pin object=clk00, location: HP_1_CC_18_9P", " Data signal from object clk00", " Skip reason: Object clk00 is primitive \\PLL but data signal is not defined", " Pin object=clk10, location: HR_1_CC_18_9P", " Data signal from object clk10", - " Module=I_BUF Linked-object=clk10 Port=O Net=$flatten$auto_805.$ibuf_clk10 - Not found", - " Skip reason: Clock data from object clk10 port O does not need to route to fabric", + " Skip reason: Clock data from module I_BUF object clk10 port O does not need to route to fabric", " Pin object=clk20, location: HP_1_CC_38_19P", " Data signal from object clk20", - " Module=I_BUF Linked-object=clk20 Port=O Net=$flatten$auto_805.$ibuf_clk20 - Not found", - " Skip reason: Clock data from object clk20 port O does not need to route to fabric", + " Skip reason: Clock data from module I_BUF object clk20 port O does not need to route to fabric", " Pin object=din00, location: HP_1_20_10P", " Data signal from object din00", - " Module=I_DDR Linked-object=din00 Port=Q Net=din_iddr00[0] - Found", - " Module=I_DDR Linked-object=din00 Port=Q Net=din_iddr00[1] - Found", + " Module=I_DDR Linked-object=din00 Port=Q Net=din_iddr00[0]", + " Module=I_DDR Linked-object=din00 Port=Q Net=din_iddr00[1]", " Pin object=din01, location: HR_1_20_10P", " Data signal from object din01", - " Module=I_DDR Linked-object=din01 Port=Q Net=din_iddr01[0] - Found", - " Module=I_DDR Linked-object=din01 Port=Q Net=din_iddr01[1] - Found", + " Module=I_DDR Linked-object=din01 Port=Q Net=din_iddr01[0]", + " Module=I_DDR Linked-object=din01 Port=Q Net=din_iddr01[1]", " Pin object=din10, location: ", " Pin location is not assigned", " Pin object=din11, location: HR_5_2_1P", " Data signal from object din11", - " Module=I_DDR Linked-object=din11 Port=Q Net=din_iddr11[0] - Found", - " Module=I_DDR Linked-object=din11 Port=Q Net=din_iddr11[1] - Found", + " Module=I_DDR Linked-object=din11 Port=Q Net=din_iddr11[0]", + " Module=I_DDR Linked-object=din11 Port=Q Net=din_iddr11[1]", " Pin object=din12, location: HR_1_24_12P", " Data signal from object din12", - " Module=I_DDR Linked-object=din12 Port=Q Net=din_iddr12[0] - Found", - " Module=I_DDR Linked-object=din12 Port=Q Net=din_iddr12[1] - Found", + " Module=I_DDR Linked-object=din12 Port=Q Net=din_iddr12[0]", + " Module=I_DDR Linked-object=din12 Port=Q Net=din_iddr12[1]", " Pin object=din20, location: ", " Pin location is not assigned", " Pin object=dinosc0, location: HR_2_20_10P", " Data signal from object dinosc0", - " Module=I_DDR Linked-object=dinosc0 Port=Q Net=din_iddr_osc0[0] - Found", - " Module=I_DDR Linked-object=dinosc0 Port=Q Net=din_iddr_osc0[1] - Found", + " Module=I_DDR Linked-object=dinosc0 Port=Q Net=din_iddr_osc0[0]", + " Module=I_DDR Linked-object=dinosc0 Port=Q Net=din_iddr_osc0[1]", " Pin object=dinosc1, location: HR_5_20_10P", " Data signal from object dinosc1", - " Module=I_DDR Linked-object=dinosc1 Port=Q Net=din_iddr_osc1[0] - Found", - " Module=I_DDR Linked-object=dinosc1 Port=Q Net=din_iddr_osc1[1] - Found", + " Module=I_DDR Linked-object=dinosc1 Port=Q Net=din_iddr_osc1[0]", + " Module=I_DDR Linked-object=dinosc1 Port=Q Net=din_iddr_osc1[1]", " Pin object=dinosc2, location: ", " Pin location is not assigned", " Pin object=dinosc3, location: HR_5_22_11P", " Data signal from object dinosc3", - " Module=I_DDR Linked-object=dinosc3 Port=Q Net=din_iddr_osc3[0] - Found", - " Module=I_DDR Linked-object=dinosc3 Port=Q Net=din_iddr_osc3[1] - Found", + " Module=I_DDR Linked-object=dinosc3 Port=Q Net=din_iddr_osc3[0]", + " Module=I_DDR Linked-object=dinosc3 Port=Q Net=din_iddr_osc3[1]", " Pin object=dinosc4, location: HR_1_30_15P", " Data signal from object dinosc4", - " Module=I_DDR Linked-object=dinosc4 Port=Q Net=din_iddr_osc4[0] - Found", - " Module=I_DDR Linked-object=dinosc4 Port=Q Net=din_iddr_osc4[1] - Found", + " Module=I_DDR Linked-object=dinosc4 Port=Q Net=din_iddr_osc4[0]", + " Module=I_DDR Linked-object=dinosc4 Port=Q Net=din_iddr_osc4[1]", " Pin object=clk_out, location: HR_2_8_4P", " Data signal from object clk_out", " Skip reason: Object clk_out is primitive \\O_SERDES_CLK but data signal is not defined", @@ -600,25 +600,25 @@ " Skip reason: Object clk_out_osc is primitive \\O_SERDES_CLK but data signal is not defined", " Pin object=dinoutosc, location: HR_2_22_11P", " Data signal from object dinoutosc", - " Module=O_BUFT Linked-object=dinoutosc Port=I Net=$f2g_tx_out_$obuf_dinoutosc - Found", + " Module=O_BUFT Linked-object=dinoutosc Port=I Net=$f2g_tx_out_$obuf_dinoutosc", " Pin object=dout00, location: HP_1_22_11P", " Data signal from object dout00", - " Module=O_DDR Linked-object=dout00 Port=D Net=$f2g_tx_out_din_iddr00[0] - Found", - " Module=O_DDR Linked-object=dout00 Port=D Net=$f2g_tx_out_din_iddr00[1] - Found", + " Module=O_DDR Linked-object=dout00 Port=D Net=$f2g_tx_out_din_iddr00[0]", + " Module=O_DDR Linked-object=dout00 Port=D Net=$f2g_tx_out_din_iddr00[1]", " Pin object=dout01, location: HR_1_22_11P", " Data signal from object dout01", - " Module=O_DDR Linked-object=dout01 Port=D Net=$f2g_tx_out_din_iddr01[0] - Found", - " Module=O_DDR Linked-object=dout01 Port=D Net=$f2g_tx_out_din_iddr01[1] - Found", + " Module=O_DDR Linked-object=dout01 Port=D Net=$f2g_tx_out_din_iddr01[0]", + " Module=O_DDR Linked-object=dout01 Port=D Net=$f2g_tx_out_din_iddr01[1]", " Pin object=dout10, location: ", " Pin location is not assigned", " Pin object=dout11, location: HR_5_4_2P", " Data signal from object dout11", - " Module=O_DDR Linked-object=dout11 Port=D Net=$f2g_tx_out_dout_oddr11[0] - Found", - " Module=O_DDR Linked-object=dout11 Port=D Net=$f2g_tx_out_dout_oddr11[1] - Found", + " Module=O_DDR Linked-object=dout11 Port=D Net=$f2g_tx_out_dout_oddr11[0]", + " Module=O_DDR Linked-object=dout11 Port=D Net=$f2g_tx_out_dout_oddr11[1]", " Pin object=dout12, location: HR_1_26_13P", " Data signal from object dout12", - " Module=O_DDR Linked-object=dout12 Port=D Net=$f2g_tx_out_dout_oddr12[0] - Found", - " Module=O_DDR Linked-object=dout12 Port=D Net=$f2g_tx_out_dout_oddr12[1] - Found", + " Module=O_DDR Linked-object=dout12 Port=D Net=$f2g_tx_out_dout_oddr12[0]", + " Module=O_DDR Linked-object=dout12 Port=D Net=$f2g_tx_out_dout_oddr12[1]", " Pin object=dout20, location: ", " Pin location is not assigned", " Pin object=clk30, location: HR_1_CC_38_19P", @@ -629,162 +629,356 @@ " Skip reason: Object clk31 is primitive \\PLL but data signal is not defined", " Pin object=clk40, location: HR_2_CC_38_19P", " Data signal from object clk40", - " Module=I_BUF Linked-object=clk40 Port=O Net=$auto_805.ibuf40 - Not found", - " Skip reason: Clock data from object clk40 port O does not need to route to fabric", + " Skip reason: Clock data from module I_BUF object clk40 port O does not need to route to fabric", " Pin object=din30_n, location: HR_2_1_0N", " Skip this because 'This is secondary pin. But IO bitstream generation will still make sure it is used in pair. Otherwise the IO bitstream will be invalid'", " Pin object=din30_p, location: HR_2_0_0P", " Data signal from object din30_p", - " Module=I_DDR Linked-object=din30_n+din30_p Port=Q Net=din_ds_i_ddr30[0] - Found", - " Module=I_DDR Linked-object=din30_n+din30_p Port=Q Net=din_ds_i_ddr30[1] - Found", + " Module=I_DDR Linked-object=din30_n+din30_p Port=Q Net=din_ds_i_ddr30[0]", + " Module=I_DDR Linked-object=din30_n+din30_p Port=Q Net=din_ds_i_ddr30[1]", " Pin object=din31_n, location: HR_2_3_1N", " Skip this because 'This is secondary pin. But IO bitstream generation will still make sure it is used in pair. Otherwise the IO bitstream will be invalid'", " Pin object=din31_p, location: HR_2_2_1P", " Data signal from object din31_p", - " Module=I_DDR Linked-object=din31_n+din31_p Port=Q Net=din_ds_i_ddr31[0] - Found", - " Module=I_DDR Linked-object=din31_n+din31_p Port=Q Net=din_ds_i_ddr31[1] - Found", + " Module=I_DDR Linked-object=din31_n+din31_p Port=Q Net=din_ds_i_ddr31[0]", + " Module=I_DDR Linked-object=din31_n+din31_p Port=Q Net=din_ds_i_ddr31[1]", " Pin object=dout30_n, location: HR_2_7_3N", " Skip this because 'This is secondary pin. But IO bitstream generation will still make sure it is used in pair. Otherwise the IO bitstream will be invalid'", " Pin object=dout30_p, location: HR_2_4_2P", " Data signal from object dout30_p", - " Module=O_DDR Linked-object=dout30_n+dout30_p Port=D Net=$f2g_tx_out_$abc$214$xor$/home/cschai/desktop/raptor_projects/ppdb/foedag_unit_test_negative/./top.v:380$14_Y[0] - Found", - " Module=O_DDR Linked-object=dout30_n+dout30_p Port=D Net=$f2g_tx_out_$abc$214$xor$/home/cschai/desktop/raptor_projects/ppdb/foedag_unit_test_negative/./top.v:380$14_Y[1] - Found", + " Module=O_DDR Linked-object=dout30_n+dout30_p Port=D Net=$f2g_tx_out_$abc$214$xor$/home/cschai/desktop/raptor_projects/ppdb/foedag_unit_test_negative/./top.v:380$14_Y[0]", + " Module=O_DDR Linked-object=dout30_n+dout30_p Port=D Net=$f2g_tx_out_$abc$214$xor$/home/cschai/desktop/raptor_projects/ppdb/foedag_unit_test_negative/./top.v:380$14_Y[1]", " Determine internal control signals", - " Module=I_BUF LinkedObject=clk00 Location=HP_1_CC_18_9P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=PLL LinkedObject=clk00 Location=HP_1_CC_18_9P Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object clk00 wrapped-instance port LOCK", - " Module=PLL LinkedObject=clk00 Location=HP_1_CC_18_9P Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=clk10 Location=HR_1_CC_18_9P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_BUF LinkedObject=clk20 Location=HP_1_CC_38_19P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_BUF LinkedObject=din00 Location=HP_1_20_10P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=din00 Location=HP_1_20_10P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=din00 Location=HP_1_20_10P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=din01 Location=HR_1_20_10P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=din01 Location=HR_1_20_10P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=din01 Location=HR_1_20_10P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=din10 Location= Port=EN Signal=in:f2g_in_en_{A|B}", - " Skip reason: Location does not have any mode to begin with", - " Module=I_DDR LinkedObject=din10 Location= Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=I_DDR LinkedObject=din10 Location= Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=I_BUF LinkedObject=din11 Location=HR_5_2_1P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=din11 Location=HR_5_2_1P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=din11 Location=HR_5_2_1P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=din12 Location=HR_1_24_12P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=din12 Location=HR_1_24_12P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=din12 Location=HR_1_24_12P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=din20 Location= Port=EN Signal=in:f2g_in_en_{A|B}", - " Skip reason: Location does not have any mode to begin with", - " Module=I_BUF LinkedObject=dinosc0 Location=HR_2_20_10P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=dinosc0 Location=HR_2_20_10P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=dinosc0 Location=HR_2_20_10P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=dinosc1 Location=HR_5_20_10P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=dinosc1 Location=HR_5_20_10P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=dinosc1 Location=HR_5_20_10P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=dinosc2 Location= Port=EN Signal=in:f2g_in_en_{A|B}", - " Skip reason: Location does not have any mode to begin with", - " Module=I_DDR LinkedObject=dinosc2 Location= Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=I_DDR LinkedObject=dinosc2 Location= Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=I_BUF LinkedObject=dinosc3 Location=HR_5_22_11P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=dinosc3 Location=HR_5_22_11P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=dinosc3 Location=HR_5_22_11P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=dinosc4 Location=HR_1_30_15P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=dinosc4 Location=HR_1_30_15P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=dinosc4 Location=HR_1_30_15P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT LinkedObject=clk_out Location=HR_2_8_4P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_SERDES_CLK LinkedObject=clk_out Location=HR_2_8_4P Port=CLK_EN Signal=in:f2g_tx_clk_en_{A|B} ", - " Module=O_BUFT LinkedObject=clk_out_osc Location=HR_2_9_4N Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_SERDES_CLK LinkedObject=clk_out_osc Location=HR_2_9_4N Port=CLK_EN Signal=in:f2g_tx_clk_en_{A|B} ", - " Module=O_BUFT LinkedObject=dinoutosc Location=HR_2_22_11P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_BUFT LinkedObject=dout00 Location=HP_1_22_11P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DDR LinkedObject=dout00 Location=HP_1_22_11P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_DDR LinkedObject=dout00 Location=HP_1_22_11P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT LinkedObject=dout01 Location=HR_1_22_11P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DDR LinkedObject=dout01 Location=HR_1_22_11P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_DDR LinkedObject=dout01 Location=HR_1_22_11P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT LinkedObject=dout10 Location= Port=T Signal=in:f2g_tx_oe_{A|B}", - " Skip reason: Location does not have any mode to begin with", - " Module=O_DDR LinkedObject=dout10 Location= Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=O_DDR LinkedObject=dout10 Location= Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=O_BUFT LinkedObject=dout11 Location=HR_5_4_2P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DDR LinkedObject=dout11 Location=HR_5_4_2P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_DDR LinkedObject=dout11 Location=HR_5_4_2P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT LinkedObject=dout12 Location=HR_1_26_13P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DDR LinkedObject=dout12 Location=HR_1_26_13P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_DDR LinkedObject=dout12 Location=HR_1_26_13P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT LinkedObject=dout20 Location= Port=T Signal=in:f2g_tx_oe_{A|B}", - " Skip reason: Location does not have any mode to begin with", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=PLL LinkedObject=BOOT_CLOCK#0 Location= Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: Location does not have any mode to begin with", - " Module=I_BUF LinkedObject=clk30 Location=HR_1_CC_38_19P Port=EN Signal=in:f2g_in_en_{A|B}", - " Skip reason: User design does not utilize linked-object clk30 wrapped-instance port EN", - " Module=PLL LinkedObject=clk30 Location=HR_1_CC_38_19P Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object clk30 wrapped-instance port LOCK", - " Module=PLL LinkedObject=clk30 Location=HR_1_CC_38_19P Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=clk31 Location=HR_3_CC_38_19P Port=EN Signal=in:f2g_in_en_{A|B}", - " Skip reason: User design does not utilize linked-object clk31 wrapped-instance port EN", - " Module=PLL LinkedObject=clk31 Location=HR_3_CC_38_19P Port=LOCK Signal=out:TO_BE_DETERMINED", - " Skip reason: User design does not utilize linked-object clk31 wrapped-instance port LOCK", - " Module=PLL LinkedObject=clk31 Location=HR_3_CC_38_19P Port=PLL_EN Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF LinkedObject=clk40 Location=HR_2_CC_38_19P Port=EN Signal=in:f2g_in_en_{A|B}", - " Skip reason: User design does not utilize linked-object clk40 wrapped-instance port EN", - " Module=I_BUF_DS LinkedObject=din30_n+din30_p Location=HR_2_0_0P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=din30_n+din30_p Location=HR_2_0_0P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=din30_n+din30_p Location=HR_2_0_0P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_BUF_DS LinkedObject=din31_n+din31_p Location=HR_2_2_1P Port=EN Signal=in:f2g_in_en_{A|B}", - " Module=I_DDR LinkedObject=din31_n+din31_p Location=HR_2_2_1P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=I_DDR LinkedObject=din31_n+din31_p Location=HR_2_2_1P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_BUFT_DS LinkedObject=dout30_n+dout30_p Location=HR_2_4_2P Port=T Signal=in:f2g_tx_oe_{A|B}", - " Module=O_DDR LinkedObject=dout30_n+dout30_p Location=HR_2_4_2P Port=E Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", - " Module=O_DDR LinkedObject=dout30_n+dout30_p Location=HR_2_4_2P Port=R Signal=in:TO_BE_DETERMINED", - " Skip reason: TO_BE_DETERMINED", + " Group signals by location", + " Process output fabric signal f2g_in_en", + " Look for primitive \\I_SERDES port \\EN", + " Look for primitive \\I_DDR port \\E", + " Instance i_ddr00 location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " [0] $auto_758 - prioritized", + " Instance i_ddr01 location HR_1_20_10P", + " Effective assigned location: HR_1_20_10P", + " [0] $auto_760 - prioritized", + " Instance i_ddr10 location ", + " Skip: Location is not assigned", + " Instance i_ddr11 location HR_5_2_1P", + " Effective assigned location: HR_5_2_1P", + " [0] $auto_764 - prioritized", + " Instance i_ddr12 location HR_1_24_12P", + " Effective assigned location: HR_1_24_12P", + " [0] $auto_766 - prioritized", + " Instance i_ddr_osc0 location HR_2_20_10P", + " Effective assigned location: HR_2_20_10P", + " [0] $auto_772 - prioritized", + " Instance i_ddr_osc1 location HR_5_20_10P", + " Effective assigned location: HR_5_20_10P", + " [0] $auto_774 - prioritized", + " Instance i_ddr_osc2 location ", + " Skip: Location is not assigned", + " Instance i_ddr_osc3 location HR_5_22_11P", + " Effective assigned location: HR_5_22_11P", + " [0] $auto_778 - prioritized", + " Instance i_ddr_osc4 location HR_1_30_15P", + " Effective assigned location: HR_1_30_15P", + " [0] $auto_780 - prioritized", + " Instance i_ddr30 location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " [0] $auto_768 - prioritized", + " Instance i_ddr31 location HR_2_2_1P", + " Effective assigned location: HR_2_2_1P", + " [0] $auto_770 - prioritized", + " Look for primitive \\O_SERDES port \\OE_IN", + " Look for primitive \\I_BUF port \\EN", + " Instance $ibuf$top.$ibuf_clk00 location HP_1_CC_18_9P", + " Effective assigned location: HP_1_CC_18_9P", + " [0] $auto_733 - prioritized", + " Instance $ibuf$top.$ibuf_clk10 location HR_1_CC_18_9P", + " Effective assigned location: HR_1_CC_18_9P", + " [0] $auto_734 - prioritized", + " Instance $ibuf$top.$ibuf_clk20 location HP_1_CC_38_19P", + " Effective assigned location: HP_1_CC_38_19P", + " [0] $auto_735 - prioritized", + " Instance $ibuf$top.$ibuf_din00 location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " Skip: [0] $auto_736 - conflict with primitive i_ddr00 port E (net: $auto_758)", + " Instance $ibuf$top.$ibuf_din01 location HR_1_20_10P", + " Effective assigned location: HR_1_20_10P", + " Skip: [0] $auto_737 - conflict with primitive i_ddr01 port E (net: $auto_760)", + " Instance $ibuf$top.$ibuf_din10 location ", + " Skip: Location is not assigned", + " Instance $ibuf$top.$ibuf_din11 location HR_5_2_1P", + " Effective assigned location: HR_5_2_1P", + " Skip: [0] $auto_739 - conflict with primitive i_ddr11 port E (net: $auto_764)", + " Instance $ibuf$top.$ibuf_din12 location HR_1_24_12P", + " Effective assigned location: HR_1_24_12P", + " Skip: [0] $auto_740 - conflict with primitive i_ddr12 port E (net: $auto_766)", + " Instance $ibuf$top.$ibuf_din20 location ", + " Skip: Location is not assigned", + " Instance $ibuf$top.$ibuf_dinosc0 location HR_2_20_10P", + " Effective assigned location: HR_2_20_10P", + " Skip: [0] $auto_742 - conflict with primitive i_ddr_osc0 port E (net: $auto_772)", + " Instance $ibuf$top.$ibuf_dinosc1 location HR_5_20_10P", + " Effective assigned location: HR_5_20_10P", + " Skip: [0] $auto_743 - conflict with primitive i_ddr_osc1 port E (net: $auto_774)", + " Instance $ibuf$top.$ibuf_dinosc2 location ", + " Skip: Location is not assigned", + " Instance $ibuf$top.$ibuf_dinosc3 location HR_5_22_11P", + " Effective assigned location: HR_5_22_11P", + " Skip: [0] $auto_745 - conflict with primitive i_ddr_osc3 port E (net: $auto_778)", + " Instance $ibuf$top.$ibuf_dinosc4 location HR_1_30_15P", + " Effective assigned location: HR_1_30_15P", + " Skip: [0] $auto_746 - conflict with primitive i_ddr_osc4 port E (net: $auto_780)", + " Instance i_buf30 location HR_1_CC_38_19P", + " Effective assigned location: HR_1_CC_38_19P", + " Skip: User design does not utilize linked-object clk30 wrapped-instance port EN", + " Instance i_buf31 location HR_3_CC_38_19P", + " Effective assigned location: HR_3_CC_38_19P", + " Skip: User design does not utilize linked-object clk31 wrapped-instance port EN", + " Instance i_buf40 location HR_2_CC_38_19P", + " Effective assigned location: HR_2_CC_38_19P", + " Skip: User design does not utilize linked-object clk40 wrapped-instance port EN", + " Look for primitive \\I_BUF_DS port \\EN", + " Instance i_buf_ds30 location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " Skip: [0] $auto_756 - conflict with primitive i_ddr30 port E (net: $auto_768)", + " Instance i_buf_ds31 location HR_2_2_1P", + " Effective assigned location: HR_2_2_1P", + " Skip: [0] $auto_757 - conflict with primitive i_ddr31 port E (net: $auto_770)", + " Process output fabric signal f2g_tx_oe", + " Look for primitive \\O_DDR port \\E", + " Instance o_ddr00 location HP_1_22_11P", + " Effective assigned location: HP_1_22_11P", + " [0] $auto_783 - prioritized", + " Instance o_ddr01 location HR_1_22_11P", + " Effective assigned location: HR_1_22_11P", + " [0] $auto_785 - prioritized", + " Instance o_ddr10 location ", + " Skip: Location is not assigned", + " Instance o_ddr11 location HR_5_4_2P", + " Effective assigned location: HR_5_4_2P", + " [0] $auto_789 - prioritized", + " Instance o_ddr12 location HR_1_26_13P", + " Effective assigned location: HR_1_26_13P", + " [0] $auto_791 - prioritized", + " Instance o_ddr3x location HR_2_4_2P", + " Effective assigned location: HR_2_4_2P", + " [0] $auto_793 - prioritized", + " Look for primitive \\O_BUFT port \\T", + " Instance $obuf$top.$obuf_clk_out location HR_2_8_4P", + " Effective assigned location: HR_2_8_4P", + " [0] $auto_747 - prioritized", + " Instance $obuf$top.$obuf_clk_out_osc location HR_2_9_4N", + " Effective assigned location: HR_2_9_4N", + " [0] $auto_748 - prioritized", + " Instance $obuf$top.$obuf_dinoutosc location HR_2_22_11P", + " Effective assigned location: HR_2_22_11P", + " [0] $auto_749 - prioritized", + " Instance $obuf$top.$obuf_dout00 location HP_1_22_11P", + " Effective assigned location: HP_1_22_11P", + " Skip: [0] $auto_750 - conflict with primitive o_ddr00 port E (net: $auto_783)", + " Instance $obuf$top.$obuf_dout01 location HR_1_22_11P", + " Effective assigned location: HR_1_22_11P", + " Skip: [0] $auto_751 - conflict with primitive o_ddr01 port E (net: $auto_785)", + " Instance $obuf$top.$obuf_dout10 location ", + " Skip: Location is not assigned", + " Instance $obuf$top.$obuf_dout11 location HR_5_4_2P", + " Effective assigned location: HR_5_4_2P", + " Skip: [0] $auto_753 - conflict with primitive o_ddr11 port E (net: $auto_789)", + " Instance $obuf$top.$obuf_dout12 location HR_1_26_13P", + " Effective assigned location: HR_1_26_13P", + " Skip: [0] $auto_754 - conflict with primitive o_ddr12 port E (net: $auto_791)", + " Instance $obuf$top.$obuf_dout20 location ", + " Skip: Location is not assigned", + " Look for primitive \\O_BUFT_DS port \\T", + " Instance o_buf_ds location HR_2_4_2P", + " Effective assigned location: HR_2_4_2P", + " Skip: [0] $auto_782 - conflict with primitive o_ddr3x port E (net: $auto_793)", + " Process output fabric signal f2g_trx_dly_ld", + " Look for primitive \\I_DELAY port \\DLY_LOAD", + " Look for primitive \\O_DELAY port \\DLY_LOAD", + " Process output fabric signal f2g_trx_dly_adj", + " Look for primitive \\I_DELAY port \\DLY_ADJ", + " Look for primitive \\O_DELAY port \\DLY_ADJ", + " Process output fabric signal f2g_trx_dly_inc", + " Look for primitive \\I_DELAY port \\DLY_INCDEC", + " Look for primitive \\O_DELAY port \\DLY_INCDEC", + " Process input fabric signal g2f_trx_dly_tap", + " Look for primitive \\I_DELAY port \\DLY_TAP_VALUE", + " Look for primitive \\O_DELAY port \\DLY_TAP_VALUE", + " Process output fabric signal f2g_trx_reset_n", + " Look for primitive \\I_SERDES port \\RST", + " Look for primitive \\O_SERDES port \\RST", + " Look for primitive \\I_DDR port \\R", + " Instance i_ddr00 location HP_1_20_10P", + " Effective assigned location: HP_1_20_10P", + " [0] $auto_759 - prioritized", + " Instance i_ddr01 location HR_1_20_10P", + " Effective assigned location: HR_1_20_10P", + " [0] $auto_761 - prioritized", + " Instance i_ddr10 location ", + " Skip: Location is not assigned", + " Instance i_ddr11 location HR_5_2_1P", + " Effective assigned location: HR_5_2_1P", + " [0] $auto_765 - prioritized", + " Instance i_ddr12 location HR_1_24_12P", + " Effective assigned location: HR_1_24_12P", + " [0] $auto_767 - prioritized", + " Instance i_ddr_osc0 location HR_2_20_10P", + " Effective assigned location: HR_2_20_10P", + " [0] $auto_773 - prioritized", + " Instance i_ddr_osc1 location HR_5_20_10P", + " Effective assigned location: HR_5_20_10P", + " [0] $auto_775 - prioritized", + " Instance i_ddr_osc2 location ", + " Skip: Location is not assigned", + " Instance i_ddr_osc3 location HR_5_22_11P", + " Effective assigned location: HR_5_22_11P", + " [0] $auto_779 - prioritized", + " Instance i_ddr_osc4 location HR_1_30_15P", + " Effective assigned location: HR_1_30_15P", + " [0] $auto_781 - prioritized", + " Instance i_ddr30 location HR_2_0_0P", + " Effective assigned location: HR_2_0_0P", + " [0] $auto_769 - prioritized", + " Instance i_ddr31 location HR_2_2_1P", + " Effective assigned location: HR_2_2_1P", + " [0] $auto_771 - prioritized", + " Look for primitive \\O_DDR port \\R", + " Instance o_ddr00 location HP_1_22_11P", + " Effective assigned location: HP_1_22_11P", + " [0] $auto_784 - prioritized", + " Instance o_ddr01 location HR_1_22_11P", + " Effective assigned location: HR_1_22_11P", + " [0] $auto_786 - prioritized", + " Instance o_ddr10 location ", + " Skip: Location is not assigned", + " Instance o_ddr11 location HR_5_4_2P", + " Effective assigned location: HR_5_4_2P", + " [0] $auto_790 - prioritized", + " Instance o_ddr12 location HR_1_26_13P", + " Effective assigned location: HR_1_26_13P", + " [0] $auto_792 - prioritized", + " Instance o_ddr3x location HR_2_4_2P", + " Effective assigned location: HR_2_4_2P", + " [0] $auto_794 - prioritized", + " Process input fabric signal g2f_rx_dvalid", + " Look for primitive \\I_SERDES port \\DATA_VALID", + " Process output fabric signal f2g_rx_bitslip_adj", + " Look for primitive \\I_SERDES port \\BITSLIP_ADJ", + " Process input fabric signal g2f_rx_dpa_lock", + " Look for primitive \\I_SERDES port \\DPA_LOCK", + " Process input fabric signal g2f_rx_dpa_error", + " Look for primitive \\I_SERDES port \\DPA_ERROR", + " Process output fabric signal f2g_tx_dvalid", + " Look for primitive \\O_SERDES port \\DATA_VALID", + " Process output fabric signal f2g_tx_clk_en", + " Look for primitive \\O_SERDES_CLK port \\CLK_EN", + " Instance o_serdes_clk location HR_2_8_4P", + " Effective assigned location: HR_2_8_4P", + " [0] $auto_795 - prioritized", + " Instance o_serdes_clk_osc location HR_2_9_4N", + " Effective assigned location: HR_2_9_4N", + " [0] $auto_796 - prioritized", + " Write out SDC", + " Module=I_BUF LinkedObject=clk00 Location=HP_1_CC_18_9P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=clk10 Location=HR_1_CC_18_9P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=clk20 Location=HP_1_CC_38_19P Port=EN Signal=in:f2g_in_en_A", + " Module=I_BUF LinkedObject=din00 Location=HP_1_20_10P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr00 port E", + " Module=I_DDR LinkedObject=din00 Location=HP_1_20_10P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=din00 Location=HP_1_20_10P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=din01 Location=HR_1_20_10P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr01 port E", + " Module=I_DDR LinkedObject=din01 Location=HR_1_20_10P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=din01 Location=HR_1_20_10P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=din10 Location= Port=EN Signal=in:f2g_in_en_{A|B}", + " Skip: Location is not assigned", + " Module=I_DDR LinkedObject=din10 Location= Port=E Signal=in:f2g_in_en_{A|B}", + " Skip: Location is not assigned", + " Module=I_DDR LinkedObject=din10 Location= Port=R Signal=in:f2g_trx_reset_n_{A|B}", + " Skip: Location is not assigned", + " Module=I_BUF LinkedObject=din11 Location=HR_5_2_1P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr11 port E", + " Module=I_DDR LinkedObject=din11 Location=HR_5_2_1P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=din11 Location=HR_5_2_1P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=din12 Location=HR_1_24_12P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr12 port E", + " Module=I_DDR LinkedObject=din12 Location=HR_1_24_12P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=din12 Location=HR_1_24_12P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=din20 Location= Port=EN Signal=in:f2g_in_en_{A|B}", + " Skip: Location is not assigned", + " Module=I_BUF LinkedObject=dinosc0 Location=HR_2_20_10P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr_osc0 port E", + " Module=I_DDR LinkedObject=dinosc0 Location=HR_2_20_10P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=dinosc0 Location=HR_2_20_10P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=dinosc1 Location=HR_5_20_10P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr_osc1 port E", + " Module=I_DDR LinkedObject=dinosc1 Location=HR_5_20_10P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=dinosc1 Location=HR_5_20_10P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=dinosc2 Location= Port=EN Signal=in:f2g_in_en_{A|B}", + " Skip: Location is not assigned", + " Module=I_DDR LinkedObject=dinosc2 Location= Port=E Signal=in:f2g_in_en_{A|B}", + " Skip: Location is not assigned", + " Module=I_DDR LinkedObject=dinosc2 Location= Port=R Signal=in:f2g_trx_reset_n_{A|B}", + " Skip: Location is not assigned", + " Module=I_BUF LinkedObject=dinosc3 Location=HR_5_22_11P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr_osc3 port E", + " Module=I_DDR LinkedObject=dinosc3 Location=HR_5_22_11P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=dinosc3 Location=HR_5_22_11P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF LinkedObject=dinosc4 Location=HR_1_30_15P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr_osc4 port E", + " Module=I_DDR LinkedObject=dinosc4 Location=HR_1_30_15P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=dinosc4 Location=HR_1_30_15P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT LinkedObject=clk_out Location=HR_2_8_4P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_SERDES_CLK LinkedObject=clk_out Location=HR_2_8_4P Port=CLK_EN Signal=in:f2g_tx_clk_en_A", + " Module=O_BUFT LinkedObject=clk_out_osc Location=HR_2_9_4N Port=T Signal=in:f2g_tx_oe_B", + " Module=O_SERDES_CLK LinkedObject=clk_out_osc Location=HR_2_9_4N Port=CLK_EN Signal=in:f2g_tx_clk_en_B", + " Module=O_BUFT LinkedObject=dinoutosc Location=HR_2_22_11P Port=T Signal=in:f2g_tx_oe_A", + " Module=O_BUFT LinkedObject=dout00 Location=HP_1_22_11P Port=T Signal=in:f2g_tx_oe_A", + " Skip: Accpetable-conflict with primitive o_ddr00 port E", + " Module=O_DDR LinkedObject=dout00 Location=HP_1_22_11P Port=E Signal=in:f2g_tx_oe_A", + " Module=O_DDR LinkedObject=dout00 Location=HP_1_22_11P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT LinkedObject=dout01 Location=HR_1_22_11P Port=T Signal=in:f2g_tx_oe_A", + " Skip: Accpetable-conflict with primitive o_ddr01 port E", + " Module=O_DDR LinkedObject=dout01 Location=HR_1_22_11P Port=E Signal=in:f2g_tx_oe_A", + " Module=O_DDR LinkedObject=dout01 Location=HR_1_22_11P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT LinkedObject=dout10 Location= Port=T Signal=in:f2g_tx_oe_{A|B}", + " Skip: Location is not assigned", + " Module=O_DDR LinkedObject=dout10 Location= Port=E Signal=in:f2g_tx_oe_{A|B}", + " Skip: Location is not assigned", + " Module=O_DDR LinkedObject=dout10 Location= Port=R Signal=in:f2g_trx_reset_n_{A|B}", + " Skip: Location is not assigned", + " Module=O_BUFT LinkedObject=dout11 Location=HR_5_4_2P Port=T Signal=in:f2g_tx_oe_A", + " Skip: Accpetable-conflict with primitive o_ddr11 port E", + " Module=O_DDR LinkedObject=dout11 Location=HR_5_4_2P Port=E Signal=in:f2g_tx_oe_A", + " Module=O_DDR LinkedObject=dout11 Location=HR_5_4_2P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT LinkedObject=dout12 Location=HR_1_26_13P Port=T Signal=in:f2g_tx_oe_A", + " Skip: Accpetable-conflict with primitive o_ddr12 port E", + " Module=O_DDR LinkedObject=dout12 Location=HR_1_26_13P Port=E Signal=in:f2g_tx_oe_A", + " Module=O_DDR LinkedObject=dout12 Location=HR_1_26_13P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT LinkedObject=dout20 Location= Port=T Signal=in:f2g_tx_oe_{A|B}", + " Skip: Location is not assigned", + " Module=I_BUF LinkedObject=clk30 Location=HR_1_CC_38_19P Port=EN Signal=in:f2g_in_en_A", + " Skip: User design does not utilize linked-object clk30 wrapped-instance port EN", + " Module=I_BUF LinkedObject=clk31 Location=HR_3_CC_38_19P Port=EN Signal=in:f2g_in_en_A", + " Skip: User design does not utilize linked-object clk31 wrapped-instance port EN", + " Module=I_BUF LinkedObject=clk40 Location=HR_2_CC_38_19P Port=EN Signal=in:f2g_in_en_A", + " Skip: User design does not utilize linked-object clk40 wrapped-instance port EN", + " Module=I_BUF_DS LinkedObject=din30_n+din30_p Location=HR_2_0_0P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr30 port E", + " Module=I_DDR LinkedObject=din30_n+din30_p Location=HR_2_0_0P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=din30_n+din30_p Location=HR_2_0_0P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=I_BUF_DS LinkedObject=din31_n+din31_p Location=HR_2_2_1P Port=EN Signal=in:f2g_in_en_A", + " Skip: Accpetable-conflict with primitive i_ddr31 port E", + " Module=I_DDR LinkedObject=din31_n+din31_p Location=HR_2_2_1P Port=E Signal=in:f2g_in_en_A", + " Module=I_DDR LinkedObject=din31_n+din31_p Location=HR_2_2_1P Port=R Signal=in:f2g_trx_reset_n_A", + " Module=O_BUFT_DS LinkedObject=dout30_n+dout30_p Location=HR_2_4_2P Port=T Signal=in:f2g_tx_oe_A", + " Skip: Accpetable-conflict with primitive o_ddr3x port E", + " Module=O_DDR LinkedObject=dout30_n+dout30_p Location=HR_2_4_2P Port=E Signal=in:f2g_tx_oe_A", + " Module=O_DDR LinkedObject=dout30_n+dout30_p Location=HR_2_4_2P Port=R Signal=in:f2g_trx_reset_n_A", + " Determine gearbox core clock", + " Determine SOC mapping signals", + " Determine SOC clock", "End of IO Analysis" ], "instances": [