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docs/module/from_ALU_to_verilog.md

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 # 从简单 ALU 设计学习 Verilog 组合逻辑电路
 
-> **ALU (Arithmetic and Logic Unit)**，
+> by 黄灿
+
+> **ALU (Arithmetic and Logic Unit)** ，
 > 算术逻辑单元，是能实现多组算术运算和逻辑运算的组合逻辑电路。  
-> **组合逻辑电路**，
+> **组合逻辑电路** ，
 > 任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
 > *--==无记忆存储功能，对输入立即反馈==*  
 > **Verilog HDL (Hardware Description Language)**

docs/module/id_module_help.md

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 # 译码器实验遇到的问题
 
+> by 纪雨佳
+
 相对另外两个实验而言，译码器实验按照指导里面的步骤把代码写出来还是容易一些，我认为障碍产生于以下两个方面。  
 
 1. Verilog 代码语言规范掌握不熟练