Skip to content

kangliyu1/FPGA-proj

 
 

Folders and files

NameName
Last commit message
Last commit date

Latest commit

 

History

14 Commits
 
 
 
 

Repository files navigation

FPGA-proj

FPGA project 本工程主要是通过verilog搭建了一个简单LeNet卷积神经网络
该网络模型:
1.第一层卷积层:输入为灰度图,28×28×1;卷积核为:5×5×1×6;输出为24×24×6,relu
2.第二层池化层:maxpooling;输出为12×12×6
3.第三层卷积层:卷积核为:3×3×6×10;输出为10×10×10,relu
4.第四层全连接层:输入1000个数据,输出节点为200个,relu
5.第五层全连接层:输入200个数据,输出节点为10个
在第一层的卷积中通过单行像素输入,在第三层的卷积中则是feature map一起输入,分别模拟不同的情况下数据输入。
该工程通过实际搭建的神经网络结果进行过对比,中间feature map及结果都只是在精度上有差别。代码整体结构上是没有问题的。
本代码只通过仿真和综合,并未深究跨时钟域时序分析等问题,仅供参考学习
此外笔者还录制了讲解视频,有兴趣的可以看一看,链接:https://www.bilibili.com/video/BV13L411K7ma?share_source=copy_web

About

FPGA project

Resources

Stars

Watchers

Forks

Releases

No releases published

Packages

No packages published

Languages

  • VHDL 95.3%
  • Verilog 3.2%
  • V 0.9%
  • Shell 0.3%
  • SystemVerilog 0.1%
  • Tcl 0.1%
  • Other 0.1%